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针对智能变电站时钟同步系统现状,提出了基于IEEE1588的时钟同步系统冗余方案。在分析IEEE1588的实现原理及其特点的基础上,提出了单钟方案、双钟互备方案和双钟双扩展方案。重点对双钟互备方案进行了阐述,并详细分析了时钟冗余切换原理和过程。同时,进一步对双钟互备方案在变电站单网和双网模式下,不同网络方案对时钟冗余造成的影响进行了研究。 相似文献
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由于CPCI总线的高速数据传输,基于CPCI总线控制卡的设计必须考虑信号完整性问题.从PCB走线、电源和时钟电路3方面进行了信号完整性设计,提出了总线接口芯片9054的PCB走线长度,并给出时钟电源的滤波电路以及电源滤波电容的配置方法.实验结果表明:经过完整性设计的控制卡时钟电路,信号质量明显改善;控制卡电源电压波动小于5%,主机与控制卡通讯速率达到117.97 MByte/s,接近理论极限值.验证了基于CPCI总线控制卡信号完整性设计的正确性. 相似文献
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快速增长的功耗是 VLSI 设计中的重要问题,特别是输入信号中存在毛刺,双边沿触发器的功耗将会显著增大。 为了有
效降低功耗,提出了一种基于 C 单元的抗干扰低功耗双边沿触发器 AILP-DET,结构采用快速的 C 单元,不仅能够阻塞输入信号
存在的毛刺,阻止触发器内部冗余跳变的发生,降低晶体管的充放电频率;而且增加了上拉-下拉路径,降低了其延迟。 相比现
有的双边沿触发器,AILP-DET 只在时钟边沿采样,有效降低了功耗。 通过 HSPICE 仿真,与 10 种双边沿触发器相比较, AILP-DET 仅仅增加了 7. 58%的延迟开销,无输入毛刺情况下总功耗平均降低了 261. 28%,有输入毛刺情况下总功耗平均降低了
46. 97%。 详尽的电压温度波动分析表明,该双边沿触发器对电压、温度等波动不敏感。 相似文献
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电力系统中自动化设备及监控系统日益复杂,为电力系统提供足够精度的同步时钟信号成为了提高设备运行稳健度和监控系统准确度的关键因素。设计了一种基于GPS/北斗系统双授时源同步守时钟电路,可以对双授时源时钟信号进行有效的跟踪。在卫星及守时钟电路时钟信号的基础上,利用时间间隔测量技术设计了一种高稳定度晶振本地时钟结构,可在一定时间内保持较高的精度。在此基础上,提出了一种基于多授时源、多授时方式的电力系统同步授时方案。方案中多个时钟源互为备用,可根据不同的被授时装置选择相应的授时方式,提高了电力系统授时的稳定可靠性、经济性。 相似文献
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基于时-空冗余的集成电路老化失效防护方法 总被引:1,自引:0,他引:1
集成电路工艺水平进入深亚微米时代后,电路老化效应已成为威胁电路可靠性的新挑战。对电路老化导致的电路失效防护问题进行研究,提出了一种基于时-空冗余技术的失效防护方法。该方法根据老化的行为特征,通过冗余的时序单元对数据路径进行加固,并采用多时钟技术控制时序单元的采样过程。当电路出现因老化导致的时序错误时,通过冗余时序单元的二次采样纠正电路错误信号;同时,统一调整电路的时钟相位,保证每条数据路径都满足时序要求,防止电路失效的发生。方法在ISCAS’89基准电路中进行了测试。实验数据表明:在冗余时钟相位差达到时钟周期的20%时,该方法可以有效的将电路的平均故障间隔时间(MTTF)提高1倍以上。 相似文献
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文中分析高速背板设计中所面临的问题,给出相应的设计准则。在此基础上,以所设计的交换机背板为例给出利用时钟缓冲分配芯片实现的时钟信号分配电路的实例。最后,说明针对时钟电路的设计所采取的具体措施。结果表明,利用上述设计方案可以使整个系统在90MHz的时钟频率下稳定工作,实现高达2·88Gbps的数据传输速率。 相似文献
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针对不间断供电的广泛需求,提出了一种以MSP430F1232微控制器(MCU)为核心单元的自动转换开关控制器的设计方案。该方案采用带负反馈通道的线性光电耦合器电压检测电路,有效解决了现有线性光电耦合器电压检测电路的温度漂移和线性度差等问题。冗余的时钟系统设计和低功耗的电路设计,更加满足自动转换开关电器的工作需求。 相似文献
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从优化整合计量资源的角度,介绍了一种利用网络时钟确定电能表日计时误差的设计方案。网络时钟系统主要包括精密时钟基准、整形电路、分频电路、驱动电路、光电隔离电路和时钟误差处理系统等6个部分。该方案尤其适用于智能电能表检定装置集中规模使用的情况。 相似文献
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基于MSP430的多用便携式测量仪的设计 总被引:1,自引:1,他引:0
为了满足工程中对移动手持测量仪器的操作简单、快捷,用途多样化的需求,设计了一种基MSP430的多用便携式测量仪。介绍了以MSP430F149作为核心的主控部分,以可更换的采集转换模块来测量不同测量探头的设计方案。方案设计了电源电路、时钟电路、按键电路、数据存储以及数据通信等电路及对应不同采集转换模块的采集程序。经实践证明,该多用便携式测量仪具有功耗低,便携性高,使用灵活等特点。可以满足多种工程测量应用,节省了设计成本及生产成本。测量结果稳定准确。 相似文献
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步进电机起动过程研究与设计 总被引:2,自引:0,他引:2
步进电机由于其转速仅受脉冲频率影响的开环控制而受到广泛应用,但是步进电机自身存在的起动频率使得电机不能一下达到运行频率,而必须有一个起动过程。系统研究了步进电机的起动过程,在此基础上设计了基于EPROM、压频变换器的起动电路,以及基于现场可编程门阵列(FPGA)的起动电路这两种不同的实现方案,并对两种方案进行了比较。从体积、功耗、可靠性、稳定性等因素考虑,基于FPGA的方案更适用于航天环境。 相似文献
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以实现全数字电机控制器的集成化为背景,提出一种可以在低成本FPGA上实现的SVPWM算法,并结合EDA技术和VerilogHDL硬件描述语言,设计为具有普通和低损耗两种开关模式的1P核。实验结果表明,该IP核符合功能要求,电路资源利用合理,复用性好,开关模式可根据需要随意设定,最高时钟运行频率达到31.73MHz,开关频率达到20kHz以上。 相似文献
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时钟数据恢复与解复用电路是串行通信系统中接收端的关键电路,其性能的优劣直接影响了整个系统的功能.本文改进了传统的双环时钟数据恢复电路,提出了一种基于空间过采样、时钟数据恢复与串并转换同步完成的双环结构并应用于BLVDS总线控制原型系统中,该原型系统经380项测试,在节点数为5个、收发距离最长为131 m、通信速率达20 MHz时电路工作稳定,同步时间小于10-6 s,误码率低于10-9. 相似文献
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根据对时钟同步装置守时误差的分析,提出了一种通过降低测量误差进一步提高守时精度的同步时钟装置设计方案。该方案利用时钟内插方法降低全球定位系统(GPS)秒脉冲周期测量误差,对秒脉冲均值进行余数补偿消除均值计算中的引入误差,从而提高同步时钟装置的守时精度。根据所提方案设计了基于AMBA APB总线的通用高精度同步时钟知识产权(IP)核,并利用ARM Cortex-M0内核在现场可编程门阵列(FPGA)中构建了具有高精度同步时钟IP的片上系统(SoC)进行测试验证。测试结果表明,基于所提方案设计的通用高精度同步时钟IP核所生成的同步时钟精度在20 ns以内,守时误差在每小时300 ns以内。 相似文献