自适应二进制算术编码的动态可重构实现研究

针对H.266/VVC视频编码标准下的上下文自适应二进制算术编码器编码速度慢、资源开销大的问题,面向可重构结构依据算法的内在并行特性优化了编码架构,并基于动态可重构阵列处理器设计实现了CABAC编码器常规编码模式下的并行映射方法,阵列结构能够根据编码输入对优化后的算法进行动态重构,在避免专用硬件编码器较高的资源开销情况下利用软件重构的方法实现熵编码过程,保证编码准确性的同时提高了视频数据流编码效率,为此类运算密集型算法的硬件实现提供了更为灵活高效的参考途径。仿真结果表明,映射实现的编码过程中每个编码周期完成5个二进制序列的编码,平均编码效率达到384.13Mbin/s。基于FPGA的测试结果表明,软件重构方法与专用硬件实现的编码器相比,资源开销降低且编码效率提升5.47%,与同类型可重构视频编码结构相比,编码效率提升7.03%。     

基于FPGA的多路并行码流分配电路设计

本文介绍了一种基于FPGA的多路并行码流分配电路的设计，采用VHDL语言来实现该电路，多路并行码流分配是对源源不断的图像码流以帧为单位分多路进行处理；采用FPGA外挂RAM的方式，为输入输出的码流提供缓存的空间，各RAM之间又采用乒乓操作的技巧，对庞大的码流数据进行分配，提高了编码速率。     

LDPC码offset BP-Based译码算法研究与硬件实现

低密度奇偶校验（Low-Density Parity-Check LDPC）码是一种接近Shannon极限的信道编码,在低信噪比的环境下仍能获得优异的误码率性能,目前应经成为编码界的热点研究课题之一。本文在探讨了LDPC码的经典BP（Belief Propagation）译码算法的基础上,通过分析比较,选取一种复杂度较低,性能较好的offset BP—Based译码算法在FPGA上进行实现,验证了LDPC码的优异性能,对于译码算法的硬件实现具有指导意义。     

直接序列扩频系统解扩模块FPGA实现

扩频通信是一种有着极其优异性能的通信方式,自其诞生之日起就受到了广泛的关注。论文围绕数字化DS-BPSK接收机的解扩模块展开,主要研究了直扩接收机中的数字下变频、伪码快捕与跟踪等内容,设计了针对DS-BPSK信号的解扩解调方案,并进行了理论分析和性能仿真,最后在FPGA上实现了该方案,相应的测试结果证明了方案的正确性。伪码捕获采用多通道并行伪码相位搜索策略,兼顾了捕获速度和硬件复杂度的要求;在非相干超前滞后延迟锁定环的基础上增加了载波辅助功能,提高了伪码跟踪电路在高动态环境下的适应能力。通过在硬件平台上对接收机方案的性能指标测试,表明提出的方案和实现结果达到了接收机要求指标。     

电力线通信中LDPC译码器的优化设计与实现

电力线信道的噪声干扰很强,严重影响通信系统性能。文章提出了一种适于电力线通信中LDPC码的译码器硬件结构优化方法,并通过FPGA设计实现。算法的修正过程只包含简单的算术和逻辑运算,便于FPGA实现。本文方案提供的结构与常用的部分并行译码结构相比,节省了大量硬件资源。经软硬件仿真验证,硬件BP实现结构性能接近浮点BP算法,能应用于电力线通信等信噪比较低的传输领域。     

高效视频编码（HEVC）帧内预测的硬件实现方案

为了满足实时性要求,提出了基于现场可编程门阵列(field-programmable gate array,FPGA)的帧内预测并行化设计架构.通过并行架构来减少运算等待时间,通过查找表简化了参考像素选取过程,通过预测运算单元来降低计算复杂度和硬件实现的难度.实验代码通过Verilog HDL编写,通过Modelsim SE 10.1a进行仿真,并在Xilinx Virtex6 XC6VLX760 FPGA上综合.结果表明,该结构完成32×32块的预测需要570个时钟周期,在100 MHz时钟频率下,可以对60 f/s,分辨率为1 920×1 080的视频帧序列进行实时编码,满足实时性要求.     

FPGA在数字化稳控测试仪中的应用

正针对数字化稳控设备的测试需求,设计了基于ARM+FPGA架构的数字化测试仪。在测试仪中,使用FPGA完成报文编码、光以太网应用、SFP模块驱动等功能。在计算SMV报文的一次码值时,根据FPGA的特点使用了适合硬件计算的Cordic算法,很好地完成了多路SMV报文输出的功能。测试仪在工程中稳定应用,满足了数字化稳控设备的测试需求。     

基于FPGA的IRIG-B(DC)解码编码器设计

针对机载测试系统以IRIG-B（DC）码作为整个系统的时间源,提出一种基于FPGA的解码编码器设计。该设计采用FPGA为主控制器,实现IRIG-B（DC）码的解码、秒脉冲生成、IRIG-B码编码等功能,当外部IRIG-B码输入中断时,可按系统时间产生IRIG-B码输出。主要阐述了IRIG-B（DC）码的格式,详细介绍了IRIG-B（DC）码解码编码器的软硬件设计,在实验室搭建测试环境对该设计进行了测试验证,结果表明该设计能够稳定可靠运行。     

一种多元LDPC-CPM优化方法及性能仿真分析

为了解决二元低密度奇偶校验(LDPC)码与高阶连续相位调制(CPM)级联的系统在卫星通信、深空通信方面传输性能不足的问题，提出了一种多元LDPC-CPM优化方法。首先采用多元LDPC码与高阶CPM串行级联形成多元LDPC-CPM系统获取更好的传输误码性能。其次考虑到多元LDPC码的传统译码算法复杂度过高，难以硬件实现的问题，设计了一种改进型的Mixed-Log-FFT-BP算法，通过去除加法与查表运算中对数似然比的求解，降低译码复杂度。最后针对多元LDPC-CPM系统涉及参数过多问题，提出一种性能逐步收敛的参数优化方法。仿真结果表明，与优化前的系统相比，优化后的系统在中高信噪比下，误码性能有1～1.2 dB的提升，且系统复杂度较低。     

基于FPGA的可配置时序信号发生系统设计

为了满足测试环节对特殊时序信号的要求,设计了一种可配置时序信号发生系统,可实现多路时序信号的输出。该时序信号发生系统由上位机和下位机两部分组成,上位机软件对输出的时序信号进行配置,下位机采用STM32+FPGA相结合的硬件结构,实现配置后的多路时序信号输出。由于下位机的STM32芯片与FPGA采用两个不同的时钟,因此在FPGA内使用异步FIFO实现与STM32芯片的数据通信,有效实现了两者之间的并行数据传输。     

多路测试与控制蓄电池充放电系统

本文介绍了一个在单路测控基础上实现的实用、灵活的多路测试与控制蓄电池充放电系统,进一步讨论了系统的软硬件结构、工作原理;性能与技术指标以及实用效果。     

基于多FPGA的有源配电网实时仿真器并行架构设计

有源配电网实时仿真是研究系统动态特性、模拟实际运行环境、测试保护控制策略的有效手段。文中利用现场可编程门阵列(FPGA)的固有高并行度、深度流水线、分布式存储资源,设计并开发了基于多FPGA的具有多层级并行架构的有源配电网实时仿真器。面向实时仿真器的可扩展性需求,首先采用物理解耦的方法对有源配电网的数学模型进行粗粒度分割,进而将得到的子系统进行细粒度模型分割。在此基础上将分割后的模型映射到对应的FPGA中,通过协调分配硬件资源,形成系统级—单元级—模块级—元件级多层级并行的实时仿真架构。针对含多个光伏发电单元、储能单元的配电网实现了实时仿真,通过与PSCAD/EMTDC结果的比较,验证了提出的多层级并行架构的有效性。     

面积优先的CCSDS Turbo码编译码器的设计与实现

本文设计出符合CCSDS标准的Turbo编译码器,包含伪随机序列模块与帧同步模块.在实现编码器时针对标准要求,对伪随机化处理及其恢复和帧同步检测提出了解决方案;而在相应的译码器设计中,本文权衡硬件实现复杂度与处理时延等因素,优先考虑面积因素提高元件的重复利用率和降低复杂度,并阐述了其实现过程.最后基于Verilog HDL设计出RTL级14位固点数据的Turbo编译码器以及仿真验证平台,与用MATLAB语言设计的相同指标的浮点数据译码器进行性能比较,得到设计验证.     

基于现场可编程门阵列的新型纠错码实现方案

低密度奇偶校验码(LDPC)是一种具有稀疏校验矩阵的线性分组纠错码,它具有逼近香农限的性能,其译码采用迭代译码算法.提出了利用现场可编程门阵列FPGA技术实现数字信号处理可以很好地解决并行性、可配置性和速度问题.给出了一种基于LDPC译码器的FPGA硬件实现方案,其算法的关键是变量节点和校验节点间的信息传递.     

基于FPGA的快速RS码的实现

RS码是一种有效的差错控制编码,它能够纠正数字信号在传输和存储过程中产生的突发、随机等错误,保证数据传输和存储的有效性。利用FPGA能快速经济地把电路描述转换为硬件实现的特点,本文采用Top-Down的方法对RS码进行了FPGA的设计实现。所有结构模块均实现RTL级建模,并对其中乘法器模块和BM迭代单元给出了详细的描述。最后利用EDA工具对整个模块进行了验证综合,结果表明,符合设计需求,该方案能很好地实现RS码,并且占用硬件资源少、速度快,工作频率能达到100MHz。     

基于OMAPL138 FPGA的多路PWM发生器设计及应用

为了满足一种新能源发电领域的电力电子变换装置上逆变器触发的要求,研制了利用OMAPL138和FPGA实现的多路PWM脉冲发生器。该脉冲发生器利用接口单元接收OMAPL138写入的PWM脉冲占空比和设置参数等数据,利用FPGA产生PWM波形,达到其工作不受OMAPL138影响的效果。同时介绍了脉冲发生器的硬件架构、基本原理和实现方法,并通过仿真和实验得到验证。该PWM发生器既简化了电路的设计,提高了系统的可靠性,又可保证逆变器功率元件触发的同步。