小尺寸器件栅隧穿电流预测模型

针对具有超薄氧化层的MOS器件,使用积分方法,提出了一个新的栅隧穿电流与氧化层厚度关系的理论预测模型,在此基础上使用HSPICE对MOS器件的特性进行了详细的研究,并定量分析了器件的工作情况,预测了在栅隧穿电流的影响下小尺寸器件的特性变化趋势.使用BSIM 4模型进行仿真的结果与所提出的理论模型相符合.     

按比例缩小器件栅隧穿电流分析模型

为了揭示半导体器件的栅隧穿电流与氧化层厚度之间的关系和MOS器件的静态特性,提出了一个栅隧穿电流与氧化层厚度关系的理论计算模型.采用SiO₂作为绝缘层介质并将晶体管尺寸按比例缩小,对于具有超薄氧化层的MOS器件,使用双重积分的方法构造计算模型,利用HSPICE对MOS器件的特性进行了详细研究,定量分析了MOS器件的工作情况,预测了在栅隧穿电流的影响下按比例缩小晶体管的特性变化趋势.利用BSIM4模型进行仿真的结果与所提出的理论模型相符合,为将来的电路设计提供了理论和实验依据.     

小尺寸应变Si/SiGe PMOSFET阈值电压及其电流电压特性的研究

针对Si/SiGe pMOSFET器件结构求解泊松方程,同时考虑器件尺寸减小所致的物理效应,如漏致势垒降低(DIBL)效应、短沟道效应(SCE)和速度过冲效应,获得了强反型时小尺寸P+多晶SiGe栅应变Si pMOSFET的阈值电压模型和I-V特性模型。运用Matlab对模型进行计算,获得阈值电压随多晶SiGe栅Ge组分、栅长、氧化层厚度、弛豫SiGe虚拟衬底Ge组分、掺杂浓度以及漏源偏压的变化规律,I-V特性计算结果表明MOS器件采用Si基应变技术将有更高的输出特性。用器件仿真软件ISETCAD对模型结构进行仿真,所得结果与Matlab计算结果一致,从而证明了该模型的正确性,为小尺寸应变Si MOS器件的分析设计提供了参考。     

闪速存储器中的热载流子可靠性研究

提出了一种测量闪速存储器存储单元浮栅电压耦合率的方法．研究了采用负栅源边擦除的存储单元出现的退化现象,认为在擦除过程中源极附近的空穴注入产生界面态和氧化层陷阱,由该界面态和氧化层陷阱形成的应力导致漏电流是引起这种器件退化的最主要的原因．在此基础上描述了应力导致的漏电流退化的3种可能的导电机制,并且分别测量出应力导致的漏电流中瞬态和稳态电流的大小．研究表明,在读操作应力下,可靠性问题主要是由电子通过氧化层隧穿引起的．     

超深亚微米n沟道Si-MOSFET中栅介质的击穿

通过改变Si-MOSFET的栅电压、源电压、漏电压和栅氧化层厚度等参数,分析和求解栅介质下载流子迁移率、沟道内电流密度、电场、雪崩产生密度以及隧穿电流的变化,得出当源、漏偏压分别为0.5V和1.0V时,增大栅极电压到18V时,栅氧化层(3nm)被永久性击穿;而在栅、源、漏偏压分别为5V、0.5V、1.0V不变时,减薄栅氧化层到0.335nm时,栅氧化层被永久性击穿。     

共振隧穿微陀螺仪哥氏效应仿真及理论验证

介绍了微机械陀螺和共振隧穿效应器件的工作原理,提出了基于共振隧穿效应的微机械陀螺仪结构.利用ANSYS软件仿真分析了输入角速度、角加速度及驱动速度对哥氏效应的影响.对微陀螺仪的检测结构进行了理论建模,详细分析了输入角速度、哥氏力、检测梁正应力三者间的关系,并推导出检测梁正应力的理论计算关系式.经数据分析验证了计算结果与仿真结果是一致的,说明基于ANSYS软件的仿真分析方法是可行的,能够用于共振隧穿微陀螺仪的结构设计中.     

FLOTOX结构的EEPROM可靠性研究

分析了影响FLOTOX EEPROM可靠性的主要因素，包括可编程窗口的退化，电荷保持特性的退化以及与时间有关的氧化层击穿等．FLOTOX的可靠性与隧穿氧化层的质量密切相关．隧穿氧化层中产生的缺陷(陷阱电荷)是引起FLOTOX EEPROM性能退化的主要原因．实验证实氧化层中的陷阱电荷对FLOTOX EEPROM性能的退化起主要作用．     

室温似单电子晶体管高电流分析

在实验中观察到纳米线金氧半场效晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor,MOSFET)室温下出现I-V高电流似单电子库仑阻塞特性.分析了这一现象产生的机理,提出了似单电子库仑阻塞模型,认为纳米线晶体中的结构发生变化,造成特殊的"岛",电子在耦合机制的作用下,形成类似的库伯电子对,在"岛"上实现似单电子隧穿.这时,库仑阻塞效应的机制由单电子变成成对的多电子,这可造成充电能增大.在室温下隧穿.由于耦合电子对的出现,随栅压加大,使电子隧穿时,既可实现库仑阻塞,又使电流加大,室温下出现高电流台阶.     

沟槽栅功率MOSFET导通电阻的模拟研究

为了进一步降低沟槽栅功率MOS器件的导通电阻,提出了一种改进的trench MOSFET结构.借助成熟的器件仿真方法,详细分析了外延层杂质掺杂对器件导通电阻和击穿电压的影响,通过对常规trench MOSFET和这种改进的结构进行仿真和比较,得出了击穿电压和导通电阻折中效果较好的一组器件参数.模拟结果表明,在击穿电压基本相当的情况下,新结构的导通电阻较之于常规结构降低了18.8%.     

表面Ge沟道pMOSFET阈值电压模型

基于MOS器件的短沟道效应和漏致势垒降低效应理论,通过求解泊松方程,建立了表面Ge沟道pMOSFET的阈值电压模型.基于该模型对表面Ge沟道MOSFET器件的沟道长度、栅氧化层厚度、衬底掺杂浓度、SiGe虚拟衬底中的Ge含量等结构参数以及漏源电压对阈值电压的影响进行了模型模拟分析.模拟结果表明,当沟道长度小于200nm时,短沟道效应和漏致势垒降低效应对阈值电压影响较大,而当沟道长度超过500nm时,短沟道效应和漏致势垒降低效应对阈值电压的影响可以忽略.模型计算结果与实验结果吻合较好.     

碳化硅MOSFET电路模型及其应用

建立了新颖的碳化硅金属氧化物半导体场效应晶体管等效电路模型．在常规碳化硅金属氧化物半导体场效应晶体管等效电路模型的基础上,引入了栅极氧化层泄漏电流模型和PN结的泄漏电流模型,并用能够反映碳化硅／氧化层界面特性的迁移率模型替换常规碳化硅金属氧化物半导体场效应晶体管电路模型中的常数迁移率．有关文献的实验数据验证了所建立的碳化硅金属氧化物半导体场效应晶体管电路模型的准确性．与常规碳化硅金属氧化物半导体场效应晶体管电路模型相比,文中的电路模型能较为准确地模拟出碳化硅金属氧化物半导体场效应晶体管的氧化层泄漏电流和短路失效现象．另外,该模型还可以用于讨论碳化硅／氧化层界面陷阱对工作在短路状态下的碳化硅金属氧化物半导体场效应晶体管特性的影响．     

场效应晶体管短路失效的数值模型

为了分析碳化硅和硅两种材料的场效应晶体管的短路失效机理,利用半导体器件模拟软件建立了能够反映碳化硅场效应晶体管和硅场效应晶体管短路失效的数值模型。模型引入了自热效应模拟高电应力下晶体管内部温度变化及热传递过程,引入了福勒-诺德海姆(Fowler-Nordheim)隧穿和蒲尔-弗朗克(Poole-Frenkel)发射模拟氧化层的泄漏电流;短路实验结果验证了所建立的数值模型的准确性。通过对比两种晶体管数值模型在相同的短路条件下栅极驱动电压的变化、晶体管内电流线和温度的分布,结果表明,碳化硅场效应晶体管的短路失效主要是晶体管内的温度传递到表面引起金属电极的熔化以及栅极氧化层的严重退化,而硅场效应晶体管的短路失效是由于寄生双极型晶体管的导通导致其体内泄漏电流不可控而引起的灾难性的破坏。     

SiC/SiO2界面态电荷对SiC MOSFET短路特性影响的研究

碳化硅/二氧化硅（SiC/SiO₂）界面态电荷数量的减少有利于降低碳化硅金属-氧化物-半导体场效应晶体管（SiCMOSFET）的通态电阻和开关损耗,然而沟道电流的提升会给遭遇短路故障的SiC MOSFET带来更大的电流应力。在传统的SiCMOSFET等效电路模型的基础上建立了SiC MOSFET的短路失效模型,该模型考虑了强电流应力下器件内的泄漏电流,并引入了包含界面态电荷的沟道载流子迁移率。利用该模型讨论了SiC/SiO₂界面态电荷对SiC MOSFET短路特性的影响,结果显示界面态电荷的减少缩短了SiC MOSFET短路耐受时间。随后通过从失效电流中分离出不同产生机制下的泄漏电流分量,讨论了界面态电荷对SiC MOSFET短路特性影响的机理。     

90nm CMOS工艺下3×VDD容限静电检测电路

提出一种90nm 1.2VCMOS工艺下只用低压器件的新型3×VDD容限的静电检测电路.该电路利用纳米工艺MOSFET的栅极泄漏特性和反馈技术来控制触发晶体管并进而开启箝位器件(可控硅整流器),同时采用多级叠加结构以承受高电压应力.在静电放电时,该电路能产生38mA的触发电流.在3×VDD电压下工作时,每个器件都处于安全电压范围,在25℃时漏电流仅为52nA.仿真结果表明,该检测电路可成功用于3×VDD容限的接口缓冲器.     

电磁超声相控阵激励源高频隔离驱动电路

为了进一步提高电磁超声相控阵激励源的工作效率,基于半桥拓扑放大结构提出了一种电磁超声相控阵激励源高频隔离驱动电路的设计方法.根据金属氧化物半导体场效应晶体管(metal oxide semiconductor field effect transistor,MOSFET)的简化模型,分析了MOSFET在开通和关断过程中的开关损耗,从而给出了高频隔离驱动电路所必须满足的条件.通过采用光纤器件隔离脉冲信号和DC-DC隔离电源对参考电位进行转换,有效解决了驱动电路的高频"浮栅"问题,并利用RC微分电路和施密特反相器设计了驱动信号死区时间可调电路.实验结果表明:设计的驱动电路能够输出频率为1.1 MHz、死区时间为0.32μs、驱动电压为18.8 V、占空比为26%的互补驱动信号,并且在驱动MOSFET栅极的实际应用中,有效降低了功率开关管的功率损耗.     

电路级栅氧短路故障的动态电流测试分析

栅氧短路故障对于集成电路的稳定性有着重要的影响,故障行为会在不产生逻辑错误的情况下导致参数失效。该文使用了一种电路级的故障模型模拟栅氧短路故障,研究了栅氧缺陷对与非门电路的影响,选取了适合于电流测试的测试矢量,对未发生逻辑错误的故障电路的动态电流进行分析。在实验中采用了TSMC 0.18μm CMOS工艺,仿真结果显示通过分析电源通路上的动态电流可以检测有潜隐性故障的器件。与电压测试方法相比,动态电流测试能更好地对栅氧短路缺陷进行诊断。     

Analytical Modeling of Dual Material Gate SOI MOSFET with Asymmetric Halo

A dual material gate silicon-on-insulator MOSFET with asymmetrical halo is presented to improve short channel effect and carder transport efficiency for the first time. The front gate consists of two metal gates with different work functions by making them contacting laterally, and the channel is more heavily doped near the source than in the rest. Using a three-region polynomial potential distribution and a universal boundary condition, a two-dimensional analytical model for the fully depleted silicon-on-insulator MOSFET is developed based on the explicit solution of two-dimensional Poisson＇s equation. The model includes the calculation of potential distribution along the channel and subthreshold current. The performance improvement of the novel silicon-on-insulator MOSFET is examined and compared with the traditional silicon-on-insulator MOSFET using the analytical model and two-dimensional device simulator MEDICI. It is found that the novel silicon-on-insulator MOSFET could not only suppress short channel effect, but also increase cartier transoort efficiency noticeably. The derived analytical model agrees well with MEDICI.     

4H-SiC trench gate MOSFETs with field plate termination

Field plate(FP)-terminated 4H-SiC trench gate MOSFETs are demonstrated in this work.N+/P?/N?/N+multiple epitaxial layers were grown on 3-inch N+type 4H-SiC substrate by chemical vapor deposition(CVD),and then the 4H-SiC trench gate MOSFETs were fabricated based on the standard trench transistor fabrication.Current-voltage measurements in forward and reverse bias have been performed on different devices with and without FP protections.It is found that more than 60%of the devices protected with FP termination are able to block 850 V.The measurements also show that the devices have the small leakage currents 0.15 nA at 600 V and 2.5 nA at 800 V,respectively.The experimental results also were compared with the simulated results,which show good agreement with each other in the trend.The limited performance of the devices is mainly because of the damage induced on the trench sidewalls from the etching process and the quality of the SiO2 films.Therefore,the 4H-SiC trench gate MOSFETs are expected to be optimized by reducing the etching damage and growing high-quality SiO2 dielectric films.