片上网络低功耗分析方法

片上系统(SoC)发展到片上网络(NoC),能量消耗逐渐成为芯片设计的首要限制因素.通过建立CMOS电路和网络通讯2个层面不同的功耗模型,从集成电路不同的设计层次、片上网络通讯功耗以及NoC映射问题等方面进行NoC的低功耗设计,综合分析NoC的低功耗设计方法.     

基于门控时钟的低功耗时序电路设计新方法

为了实现更优化的时序电路低功耗设计,提出一种新的基于门控时钟技术的低功耗时序电路设计方法,设计步骤为:由状态转换表或状态转换图作出各触发器的行为转换表及行为卡诺图;根据实际情况对电路中的冗余时钟进行封锁,综合考虑门控时钟方案在系统功耗上的收益和代价,当门控代价过高时,对冗余的时钟实行部分封锁,得到各触发器的冗余抑制信号;将前一步骤中的保持项改为无关项,作出各触发器的次态卡诺图,得到激励函数;由冗余抑制信号和激励函数画出电路图,并检验电路能否自启动.以8421二-十进制代码同步十进制加法计数器和三位扭环形计数器作为设计实例,经Hspice模拟与能耗分析证明,采用该方法设计的电路具有正确的逻辑功能,并能有效降低电路功耗,与已有方法设计的电路相比,能够节省更多的功耗或者提升电路性能.     

低功耗电流模互连电路的快速优化设计方法

为对低功耗电流模互连电路进行快速优化,提出了一种"自顶向下"的动态驱动电流模互连电路的快速优化设计方法.方法首先对动态驱动电流模电路进行行为级建模,并采用MATLAB对数据进行处理优化电路功耗,确定出最优的电流源电流大小.然后利用"2ID/gm"方法,快速而准确地确定出相应MOS管尺寸.同时,也对"2ID/gm"的模拟集成电路设计方法,进行了较为详细的理论分析.仿真结果表明:使用该方法确定出的MOS管尺寸得到的性能十分接近设计指标,只需通过少量修改便可完成设计.该方法大大提高了设计效率.     

集成电路功耗优化技术综述

数字电路的低功耗设计主要分为动态功耗优化和静态功耗优化两类.对这两类方法分别进行了探讨,介绍了现存的典型算法,分析了目前功耗优化的热点问题,如微处理器设计、动态电源管理和动态电压调整等,指出了当前仍需要解决的问题.     

高频单片DC/DC转换器中双层平面电感的优化

提出了一种全局优化算法,将几何规划的关键技术应用于完全集成DC／DC转换器所需的双层片上电感器设计．在给定的约束条件下,几何规划算法可以全局性地高效解决电感器各竞争目标(如品质因数与所占面积)之间的优化折中问题．针对电感值为10~40nH的方形与圆形双层串联平面电感,在物理模型的基础上用几何规划算法及其形式的解析表达式来进行优化．优化结果表明,在相同的约束条件下,圆形线圈不同电感值对应的最大品质因数要比方形线圈的相应值高出约20%,但是形状的不同并没有显著改善谐振频率．     

低功耗低频快速起振电路的设计

为了解决传统皮尔斯结构互补氧化金属半导体(CMOS)晶振电路功耗过大的问题,设计了一种集成在专用无磁计量芯片内的低频起振电路,其振荡频率为32.768 kHz.在传统皮尔斯结构晶振电路的基础上,设计了改进型推拉式晶振电路,有效地降低了功耗,并能实现快速起振.采用Chartered的0.35μm工艺模型进行设计、仿真和流片.测试结果表明,电路工作正常,稳定后平均工作电流仅为0.39μA,起振时间小于200 ms,满足了系统对频率及功耗的要求.     

基于0.6 μm工艺的流水线模数转换器设计

为了实现10位高性能和低功耗的流水线模拟数字转换器ADC，提出了基于0.6微米互补型金属氧化物半导体(CMOS)混合信号工艺的电路设计方法.在信号输入端设置了采样保持放大器(SHA)，级电路中采用了低功耗运算跨导放大器(OTA)和动态比较器，并且使用了采样电容优化技术和数字校正技术.测试结果表明，在20 MHz采样率和5 MHz输入信号频率条件下，由该方法设计的ADC可以达到58 dB的信号噪声失调比(SNDR)，相当于9.38个有效位数(ENOB)，并且在5 V供电电压下的功耗仅为49 mW，达到了高SNDR性能、高线性度和低功耗的设计要求.     

基于粒子群优化算法的有用时钟偏差规划

针对超深亚微米集成电路SOC设计中时钟偏差优化设计的难题,提出一种基于粒子群优化(PSO)算法的有用时钟偏差规划方法.在电路中引入有用偏斜,通过惯性权重线性递减的自适应PSO算法对关键路径上时钟输入端的延时进行调整,并采用最差时间违反作为适应函数对有用时钟偏差进行全局搜索寻求最优解,从而减小电路的时钟周期,优化电路的时序性能.与现有的经典图论算法相比,该方法通过优化组合逻辑的延时,可以找到更优解.应用该算法对32位嵌入式CPU进行优化计算,实验结果证明了该方法的正确性和有效性.     

基于粒子群优化算法的有用时钟偏差规划

针对超深亚微米集成电路SOC设计中时钟偏差优化设计的难题,提出一种基于粒子群优化(PSO)算法的有用时钟偏差规划方法.在电路中引入有用偏斜,通过惯性权重线性递减的自适应PSO算法对关键路径上时钟输入端的延时进行调整,并采用最差时间违反作为适应函数对有用时钟偏差进行全局搜索寻求最优解,从而减小电路的时钟周期,优化电路的时序性能.与现有的经典图论算法相比,该方法通过优化组合逻辑的延时,可以找到更优解.应用该算法对32位嵌入式CPU进行优化计算,实验结果证明了该方法的正确性和有效性.     

基于量子遗传算法的XOR/AND电路功耗和面积优化

通过研究量子遗传算法、XOR/AND逻辑展开式及其对应电路的功耗和面积关系,提出一种基于量子遗传算法的单输出XOR/AND电路功耗和面积同时优化的算法.从量子比特、量子叠加态的概念出发,结合XOR/AND电路的功耗估计模型,以XOR/AND门电路数衡量电路面积,利用染色体编码、适应度函数构造和量子旋转门调整等方法,有效实现了功耗和面积的折中.将提出算法与遍历算法和整体退火遗传算法进行比较,结果表明该算法高效、稳定、收敛速度快.对较大规模电路的测试结果表明,该算法的优化结果与极性为零时的XOR/AND电路相比,功耗和面积平均节省了81.7％和54.7％.