基于VHDL的MBA-WT乘法器设计

分析了设计高速乘法器所用的算法,并且基于VHDL硬件描述语言设计出了一个16位MBA-WT乘法器.该乘法器采用了改进Booth算法,可使部分积的个数减少1/2;也采用Wallace树型结构的加法器,完成N个部分积需要O(logN)次加法时间;再使用超前进位加法器得到最后乘积来进一步提高电路的运算速度.整个设计用VHDL语言实现并由Modelsim以及Synplify仿真验证.     

全ROM化并行乘法器

本文提出全ROM化并行乘法器的构成方法,这种乘法器由于抛弃CLA型加法器,而采用全ROM化多输入并行加法网络作为部分积的加法电路,比Wallace方式和Dadda方式大大提高乘法速度。全ROM化乘法器具有结构简单、速度快、容易实现LSI化和CAD化的优点。因此,作为新型运算部件,在智能化仪器和数字专用处理器中具有极好的推广价值。     

一种快速浮点乘法单元的设计与实现

以自主设计的图形处理单元(Graphic Processing Unit,GPU)所需求的浮点乘法处理能力为目标,设计并实现了6级全流水线的单精度浮点乘法器,其部分积生成采用修正的Booth编码算法,部分积压缩采用4-2和3-2混合Wallace树结构。使用Synopsys的VCS完成待测设计的功能验证,使用Design Complier工具在0.13um工艺库下实现设计综合,可以达到2.7Gflops的处理速度,符合图形处理器的要求。     

基4BOOTH编码的高速32×32乘法器的设计与实现

介绍并实现了一种高速32×32有符号/无符号二进制乘法器。该乘法器采用改进基4BOOTH算法编码方式,所产生的电路与传统相比减小了延时与面积,并采用符号补偿技术对每个部分积进行符号位补偿,进一步简化电路。该乘法器在关键路径上采用改进混合Wallace树压缩器阵列进行优化,其压缩器阵列对称有利于布局布线。该乘法器插入流水后能运行到250MHz,可用作专用数据通道的乘法单元。     

一种高性能、低功耗乘法器的设计

基于标准单元方法设计并实现支持单指令流多数据流(SIMD)计算的16 bit×8 bit乘法器.分析乘法运算时延的分布,采用Wallace树形结构实现Booth乘法器,最终进位传递计算采用从左到右免除进位(LRCF)算法,使最高位(MSB)部分的进位传递计算与部分积相加运算的并行重叠进行,以提高乘法运算的并行度,降低硬件复杂度和功耗.在0.18μm工艺标准单元库的支持下,使用电子设计辅助(EDA)工具,版图实现了该乘法器.利用版图得到的线负载模型信息对门级网表进行分析,在工作电压为1.62 V,125℃时,该乘法器速度为2.80 ns,功耗为0.089 mW/MHz.     

32×32乘法器的一种设计

介绍了用基4 Booth编码器,4-2压缩器和改进的选择进位加法器,实现32×32乘法器的设计过程. 用Verilog描述了整个乘法器的设计硬件语言. 在Active-HDL 5.1上进行功能仿真以及时序后仿真,可知该设计在保证工作频率增加的情况下,版图面积会更小.     

基于Karatsuba和Vedic算法的快速单精度浮点乘法器

针对现有的单精度浮点乘法器存在运算速度慢的问题,该文设计了一种融合Karatsuba算法和Vedic算法两者优点的快速单精度浮点乘法器。该文利用Karatsuba算法减少单精度浮点乘法器的乘法运算次数,将24 bit尾数的乘法运算分解为少位数乘法运算,获得基于3 bit和4 bit的尾数乘法架构;进一步地,利用Vedic算法对单精度浮点乘法器的尾数乘法架构进行优化,利用复杂度低、速度快的加法器实现了Karatsuba算法分解后的3 bit和4 bit的两个基本乘法运算,提高了运算速度。仿真及FPGA验证结果表明,该文设计的单精度浮点乘法器相对于基于传统的Karatsuba算法的单精度浮点乘法器、基于Vedic算法的单精度浮点乘法器,其最大运行时钟频率分别提高了约5倍和2倍。     

一种高性能快速傅里叶变换的硬件设计

针对现有架构中复数乘法器普遍存在关键路径较长且硬件效率低下的问题,设计了一种高性能单路延时反馈结构的基2²快速傅里叶变换．利用旋转因子乘法中一个乘数为常数的特点,提出用常数乘法器替代传统复数乘法器的方法来实现旋转因子乘法．另外,还提出了一种新型常数乘法器设计方法即系数放大法,通过将旋转因子常系数放大的方法使相应常数乘法器所需的加法器数量减少到最低,减小了硬件资源消耗的同时也进一步缩短了关键路径,提高了硬件效率．文中设计的16点快速傅里叶变换在0.18μm工艺下的最大时钟频率可达710MHz,面积约为0.12mm²; 对比其他构架,在Xilinx Virtex-4上所需slice数量减少8％,单位面积吞吐率约提高了1倍; 在Xilinx Virtex-5上所需LUT数量减少44％,单位面积吞吐率约提高了1倍．     

多位乘法器的多阶Booth算法的实现

讨论分析了传统Booth算法及改进二阶Booth算法的特点,提出一种适合多阶算法的一般通式及部分积的实现方法,可根据乘数的位宽采用不同的阶,一次扫描多位相邻的乘数位,由此最大限度地减少了部分积的数目,提高了乘法器的运算速度．     

基于现场可编程门阵列的高斯滤波算法优化实现

针对传统高斯滤波算法硬件设计方法中关键路径较长、逻辑延时较大的问题,提出加数压缩的硬件优化实现方法.在高斯滤波算法优化实现过程中,采用移位操作来实现乘法与除法计算,避免使用乘法器与除法器.并引入保留进位加法器(CSA)、基于多路选择器(MUX)的4-2压缩器、加数压缩的树型结构,对9个加数进行3个层次的压缩.经过优化后,只需1个全加器便可得求和结果.结果表明,经过加数压缩设计可以达到缩短关键路径、减少逻辑延时的目标,使逻辑延时缩小32.48%,同时还极大节省所需加法器宏单元数,为后续图像处理模块提供更大的设计自由度.     

聚碳硅烷热解产物抗氧化性能的研究

在流动氩气中将聚碳硅烷（PCS）于不同温度下进行热解处理制得热解产物,对其进行抗氧化实验,并采用X R D、E D X对PCS热解产物及其氧化产物的物相和成分组成进行表征. 结果表明,PCS于1 000oС的热解产物主要为无定形的SiC、SiO2和C;随着温度的升高,SiC晶体尺寸逐渐增大,1 560oС的热解产物仍由立方SiC、无定形C和SiO2组成;PCS热解产物中的SiO2含量以及SiC的晶化度对其起始氧化温度有一定影响;热解产物中SiO2、SiC氧化形成的SiO2使得PCS热解产物在高温下具有良好的抗氧化性能.     

快速二进制补码平方运算算法及结构

针对二进制补码平方运算的特点，提出了一种快速实现算法，即利用专用集成电路设计中的标准单元库中低位乘法（平方）构件或通过其他算法实现的模块，并经部分积重组而形成更少的部分积，行数仅5行，与闰方位宽无关，极大地缩短了加法阵列的计算时间，同时在一定程度上减少了系统所用资源。     

XQuery语言部分求值技术与实现

介绍了XQuery语言的一种部分求值技术及其实现方法,为XQuery语言的实现与应用提供了一种新的程序优化技术.这种离线式部分求值可以大致分为2个阶段:预处理阶段和例化处理阶段.其中,预处理阶段通过引用敏感性分析和绑定时间分析来分析参变量在程序中的传播和运算过程,为处理阶段例化处理设定作用范围;例化处理阶段完成程序的自动例化,生成滞留程序且提供了编译时和运行时2种例化方式的支持.基于以上技术研制的一个XQuery部分求值原型系统已经实现,通过对若干XQuery查询案例进行测试,结果表明,经过XQuery部分求值技术处理后能够有效地提高其查询的执行效率.     

Adakitic rocks and destruction of the North China Craton:Evidence from experimental petrology and geochemistry

The general temporal-spatial consistency for the formation of adakitic rocks and lithospheric thinning in northern China provide a window to examine the processes and mechanism for the destruction of the North China Craton.With experimental petrology data,this paper demonstrates that the adakitic rocks in northern China are the products of partial melting of middle-to high-potassic metabasalts at the base of the lower continent crust.Based on the TiO2 solubility model,many adakitic rocks in Dabie,Jiaodong a...     

ATM交换机信令系统及其关键技术研究

介绍了研制的ＡＴＭ交换机用户网络接口信令系统，包括信令适配层、Ｑ２９３１协议、信令应用层的功能，并讨论了其设计与实现中的关键技术。本文对其它ＡＡＬ业务适配和ＡＴＭ产品的设计与实现具有重要的参考价值。     

面向装配自动化的产品设计方法

提高产品的装配效率有两种方法,一种是利用高效的装配设备,另一种是设计具有良好可装配性的产品,后者意义更大,为装配而设计（ＤＦＡ,ＤｅｓｉｇｎｆｏｒＡｓｓｅｍｂｌｙ）即是针对后者提出的。本文在ＤＦＡ基本准则的基础上研究了面向装配自动化方法的并行产品设计方法。     

基于分段线性映射的混沌扩频序列设计

在异步DS-CDMA系统中,白噪声序列并非是最佳扩频序列,而具有符号交替、指数衰减部分自相关函数的扩频序列有着更为优良的性能,它相对于白噪声序列可以提高约15%的系统容量。基于上述事实,对反Baker变换和Tent映射两类分段线性映射所产生的序列的性能进行了分析,并利用具有特定分岔参数的反Baker变换和Tent映射,产生具有符号交替、指数衰减的部分自相关函数的扩频序列,并对分岔参数为2的整数次方的分段线性映射提出了一种有限精度实现方法,从而可以很好的近似实现这类混沌序列。经仿真表明由上述方法产生的序列性能明显优于白噪声序列和Gold码,更适合用作异步DS-CDMA系统的扩频码。     

建立强势区域性农产品品牌 促进湖北农业的发展

区域性农产品品牌建设已成为农产品生产和经营的重要手段。建设强势的区域性农产品品牌是品牌建设的必须。湖北拥有丰富的农产品资源,加速推进和实施湖北强势区域性农产品品牌的建设,是湖北农业及农村经济发展的要求和必然趋势。     

建立强势区域性农产品品牌促进湖北农业的发展

区域性农产品品牌建设已成为农产品生产和经营的重要手段。建设强势的区域性农产品品牌是品牌建设的必须。湖北拥有丰富的农产品资源,加速推进和实施湖北强势区域性农产品品牌的建设,是湖北农业及农村经济发展的要求和必然趋势。     

Low power parallel VLSI architecture for spatially multiplexed MIMO detection

This paper proposes a novel maximum likelihood-like detection algorithm for the 2×2 MIMO wireless communication system. Only the second layer in the search tree needs to be verified exhaustively, and then the area determination strategy is applied to the first layer to figure out the hypothesis node and counter-hypothesis nodes without sorting the partial Euclidean distance for each layer, which reduces the complexity significantly and leads to parallel implementation. The regular VLSI architecture is designed according to the detection algorithm, and flexible parallelism can well control the throughput for versatile applications. The VLSI architecture is implemented with 40nm technology and constrained with the voltage of 1.08V and the clock frequency of 156MHz. The detector achieves 312Mbit/s throughput with the power dissipation of 23mW and the latency of 0.051ns .