一种基于频率的多核共享Cache替换算法

LRU替换算法在单核处理器中得到了广泛应用,而多核环境大都采用多核共享最后一级Cache(LLC)的策略,随着LLC容量和相联度的增加以及多核应用的工作集增大,LRU替换算法和理论最优替换算法之间的差距越来越大。该文提出了一种平均划分下基于频率的多核共享Cache替换算法(ALRU-F)。该算法将当前所需要的部分工作集保留在Cache内,逐出无用块,同时还提出了块粒度动态划分下基于频率的替换算法(BLRU-F)。该文提出的ALRU-F算法相比传统的LRU算法缺失率降低了26.59%, CPU每一时钟周期内所执行的指令数IPC(Instruction Per Clock)则提升了13.59%。在此基础上提出的块粒度动态划分下,基于频率的BLUR-F算法相比较传统的LRU算法性能提高更大,缺失率降低了33.72%,而IPC 则提升了16.59%。提出的两种算法在性能提升的同时,并没有明显地增加能耗。     

一种基于LRU算法改进的缓存方案研究与实现

LRU（最近最少使用）替换算法在单处理器结构的许多应用中被广泛使用。然而在多处理器结构中,传统LRU算法对降低共享缓存的缺失率并不是最优的。文中研究了基本的缓存块替换算法,在分析LRU算法的基础上,提出基于LRU算法及访问概率改进的缓存方案,综合考虑最近使用次数和访问频率来决定候选的替换块,增强了替换算法对多处理器的适应性。     

一种结合动态写策略的磁盘Cache替换算法

磁盘Cache是改善I/O性能的一种技术.通过分析Cache写策略和LRU、LFU替换算法对磁盘Cache性能的影响,引入一种动态写策略,改进替换算法,使基于频率的块替换算法FBR与动态写策略相结合.二者结合较好地应用于磁盘存取中,充分利用局部性规律,提高I/O性能,使磁盘在多种工作环境和不同Cache大小下的性能更优.     

多核实时线程间干扰分析及WCET估值

在共享Cache的多核处理器中,线程在共享Cache中的指令可能被其他并行线程的指令替换,从而导致了线程间在共享Cache上的干扰.多核结构下WCET估值需要考虑并行线程间在共享Cache上的干扰.针对当前典型的共享Cache和共享总线的多核结构,本文提出了一种迭代的WCET估值分析方法.考虑共享总线对共享Cache访问的时序影响,基于该时序分析线程间在共享Cache上的干扰,得到较精确的WCET估值.理论分析证明了该方法的有效性,实验结果表明本文的分析方法较之当前的两种方法分别可以提高21%和14%的精确度.     

嵌入式系统中存储模块的低功耗研究

为了对嵌入式系统中存储模块的访问操作进行低功耗优化设计,文章从软件设计角度提出了一种功耗优化的方法,该方法包括"减少分支程序与函数调用"、"块数据连续存放"以及"Cache替换算法"三个方面,但其关键是减少存储访问,提高Cache命中率,降低系统内电路状态的翻转频率.实验证明,该方法能有效降低系统功耗,减少系统成本.     

LRU-Assist:一种高效的Cache漏流功耗控制算法

随着集成电路制造工艺进入超深亚微米阶段,漏电流功耗在微处理器总功耗中所占的比例越来越大,在开发新的低漏流工艺和电路技术之外,如何在体系结构级控制和优化漏流功耗成为业界研究的热点.Cache在微处理器中面积最大,是进行漏流控制的首要部件.LRU是组相联Cache最常用的替换算法,而研究发现,访存操作命中LRU后半区的概率很低.LRU-Assist算法以Drowsy Cache、Cache Decay等控制策略为基础,在保证处理器性能不受影响的前提下,利用既有的LRU信息把Cache的关闭率平均提高了15％,大大降低了漏电流功耗.     

多核处理器预取策略的研究

多核处理器的内存和Cache共享策略使内存访问延迟成为影响多核处理器性能的瓶颈,预取技术能够隐藏访问延迟,对提高多核处理器的性能有重要意义.分析并比较了一系列典型的预取策略,讨论了它们的优缺点,对几种新颖的基于硬件的多核预取技术提出了改进方案,讨论了在多核处理器体系结构下,预取策略面临的挑战和必须考虑的设计问题,为多核预取提供了创新的思路.     

一种基于伪LRU的新型共享Cache划分机制

本文提出了一种基于伪LRU方法的新型共享Cache动态划分策略PLRU-SCP.本文提出的划分策略在分析电路中给出了基于二叉树的新型分析方法,在划分电路中使用了一种非遍历的划分算法.并提出了一种新型共享Cache结构.本文提出的新型划分策略比基于LRU方法的不划分共享Cache策略和效用最优的划分策略的性能分别提高了11.05%和8.66%.     

多核中Cache管理策略分析

本文首先分析了多核系统中二级Cache私有和共享管理方式的优缺点.并在此基础上,分析了现有的基于私有和共享方式的优化策略,现有的优化策略均通过混合私有和共享的方式在Cache访问延迟和Cache命中率之间找到一种平衡.     

一种降低末级高速缓存污染的软件控制插入策略

 现有高速缓存替换算法大多无法有效识别数据的局部性特征,导致高速缓存内即将被访问到的数据可能被未来不会被访问到的数据所替换,造成高速缓存污染问题.末级高速缓存污染引发的性能损失随着处理器和存储器之间性能差距的扩大而不断增大,成为制约系统性能提升的重要瓶颈之一.本文针对末级高速缓存污染问题,在剖视分析访存密集型程序的页一级访存行为基础上,提出一种软件控制末级高速缓存插入策略.本方法通过控制和指导页一级数据插入位置,限制局部性差的数据页在末级高速缓存中的访问空间,达到降低末级高速缓存污染的目的.实验结果表明,相对于LRU和DIP策略,本文方法能够有效降低末级高速缓存失效率,提高程序性能.     

基于Hilbert R树的空间连接算法Cache性能分析

随着处理器和内存之间的性能差异日益增大,高速缓存被用来弥补这个差距,对于空间数据库操作来说,性能优化目标也从磁盘／内存层次转移到了内存／Cache层次。空间连接是空间数据库中最重要的操作之一,其执行效率直接影响空间查询的性能,但大多数传统的空间连接没有考虑Cache的利用。针对空间连接算法Cache使用的问题,分析了程序局部性对Cache利用的影响,对基于HilbertR树的空间连接在内存中的性能进行了测试,比较了不同索引结点大小对空间连接性能和Cache访问性能的影响,为优化Cache敏感的空间连接提供了实验依据。     

应用预取策略的行缓冲指令Cache设计

行缓冲是一种有效的低功耗方案,但其极大地降低了处理器的运算性能.设计并实现了使用预取策略的行缓冲Cache,使用一个缓冲行来预取存储在L1 Cache中的指令,从而降低了行缓冲结构中由于容量缺失而造成的流水线停顿,提升了处理器的运算性能.以Leon2的VHDL模型为试验环境进行了验证,带有预取策略的行缓冲结构较原来的结构平均提升了12.4%.     

Cache memory replacement policy for a uniprocessor system

Cache memory hierarchies are used to buffer those portions of main memory with the most frequent use by the CPU. As cache memory is very costly, good design techniques must consider small cache sizes maintaining high levels of use (hit ratio) and ease of implementation. The memory replacement policy is important is maintaining a high hit ratio. Most replacement policies used are easily implemented when the main memory has fixed page locations. A new cache algorithm using a variable page configuration is explained in terms of program behaviour.<>     

Design space exploration of non-uniform cache access for soft-error vulnerability mitigation

In this paper, the design space exploration problem is concerned with finding the best composition of different Non-Uniform Cache Access (NUCA) specifications in many-core processors. The single-objective and multi-objective exploration problems are intended to meet the desired level of reliability without violating the performance and energy constraints. The main objective is to find the best choice for each cache specification which can minimize the vulnerability of L1 and L2 caches in NUCA architectures. The design space consists of 72 implementations, made up of combinations of different structures in the current NUCA specifications (cache organization, write policy, coherence protocol, inclusiveness, replacement policy, and network topology). Moreover, the effects of design implementations on reliability (as the main objective), performance, cache energy consumption, and interconnection traffic (as the constraints) have been investigated.     

Update-Based Cache Access and Replacement in Wireless Data Access

Cache has been applied for wireless data access with different replacement policies in wireless networks. Most of the current cache replacement schemes are access-based replacement policies since they are based on object access frequency/recency information. Access-based replacement policies either ignore or do not focus on update information. However, update information is extremely important since it can make access information almost useless. In this paper, we consider two fundamental and strongly consistent access algorithms: poll-per-read (PER) and call-back (CB). We propose a server-based PER (SB-PER) cache access mechanism in which the server makes replacement decisions and a client-based CB cache access mechanism in which clients make replacement decisions. Both mechanisms have been designed to be suitable for using both update frequency and access frequency. We further propose two update-based replacement policies, least access-to-update ratio (LA2U) and least access-to-update difference (LAUD). We provide a thorough performance analysis via extensive simulations for evaluating these algorithms in terms of access rate, update rate, cache size, database size, object size, etc. Our study shows that although effective hit ratio is a better metric than cache hit ratio, it is a worse metric than transmission cost, and a higher effective hit ratio does not always mean a lower cost. In addition, the proposed SB-PER mechanism is better than the original PER algorithm in terms of effective hit ratio and cost, and the update-based policies outperform access-based policies in most cases     

低码率语音编码器实现中的片上Cache分配策略

针对DSP上低码率语音编码器的实现和优化问题,研究了片上Cache的分配策略.根据指令Cache的大小,以及程序处理的数据量的大小,将程序分成大小合理的段,分阶段载入Cache中.对数据Cache的分配考虑了Cache结构和数据本身的特点,使有限的数据Cache得到充分的利用.全面考察数据的生命期,使已经载入数据Cac...     

嵌入式CPU设计中Cache性能的全局优化

论文针对嵌入式CPU设计方法的特点,提出了两个层次的Cache全局性能优化方法.一个是应用程序层次,即基于编译技术的以循环和数据变换理论为基础的优化数据位置的全局优化方法;另一个是系统层次,即优化Cache索引的全局优化方法.这些方法对嵌入式CPU的设计具有重要的指导作用,能有效地提高嵌入式系统的整体性能.     

Partition-Based Cache Replacement to Manage Shared L2 Caches

The Least recently used （LRU） replacement has been widely employed by on-chip shared caches. With the increase of cache associativity, the performance gap between LRU and theoretical optimal replacement algorithm is significant, motivating us to design alternative replacement algorithms to improve cache performance. We propose a Partltlon-based cache replace- ment （PCR） algorithm to manage multi-core shared L2 caches. PCR takes into consideration recency and fre- quency information of cache access, and cache resource interference among multiple competing applications. PCR is effective to flter out the less frequently reused blocks through a dynamic insertion/promotlon policy based on the target partitions~ and ensures that some fraction of the working set is retained in the cache to contribute to more hits. Our evaluation shows that PCR improves performance of an 8-core system by an average of 11.3% over LRU-based cache.