基于锁相环多相位时钟实现小数分频的方法

介绍了一种基于锁相环的多相位时钟实现小数分频方法,利用一个可配置计数步长的相位选择计数器进行循环计数,计数器的值用来控制相位选择器的选择信号。相位选择器的输入为锁相环输出时钟的多个相位版本,相位选择器的输出既作为相位选择计数器的计数时钟,又作为整数分频器的输入时钟。计数器不断地在循环累加,相位选择器的输出时钟相位随之发生变化。整数分频器的输入时钟被不断地插入了一个相位差,其输出实现了分辨率为0.125的小数分频。最后对电路进行了仿真验证。     

基于相位产生载波技术的光纤解调器

提出一种基于相位产生载波技术的光纤解调器,它可以给光纤检波器阵列提供光能并实现对光纤检波器阵列中光波相位携带震动信息的接收和解调.光纤解调器由光发射机、光接收机、供电电路及通信电路组成.光发射机发出携带调制载波的光脉冲,经过光学复用后注入光纤检波器阵列.通过光接收机对光纤检波器阵列敏感到携带地震信息的光波进行接收,经过光波的解复用后,对干涉信号进行光电转换、数据采集及信号解调,最终得到原始的地震数据.通信电路与GPS授时器、主缆的通信光纤以及光接收机的输出连接,给解调后的数据打时标,并实现与相邻解调器或地震记录仪的通信.     

时钟相互比对简法

两只引自同一来源的时钟可用这里介绍的简单电路进行相互比对核实。如果时钟的频率和相位不一致,电路就产生中断信号。 电路由两块74HCT161 4位二进制计数器U1和U2组成,其计数输出端连至74HCT86异或门U3A。 待核实的时钟CLK1连至4位计数器之一,参考时钟连至另一只4位计数器,两时钟来自同一源。     

锁相环式频率合成器的频率控制电路

这里报导的几种控制电路可以决定锁相环的上、下频限和离散的连续频段的个数。在控制电路中,锁相环的除 N 计数器接在 BCD(二一十进制加法器)加法器的输出端,BCD 的第一组输入接在 BCD 开关上,用以决定合成器输出信号的频率下限。扫描时钟电路驱动的十进计数器接在加法器的另一组输入端,可以有选择地递增除 N 计数器的 N。用可编程序的逻辑电路监控十进计数器的输出信号以控制离散频段的个数。另一个可编程序的逻辑电路监控 BGD 加法器的输出以控制合成器输出信号的频率上限。此外 BCD 加法器加上转换开关就能输出更多的频段数。     

程控任意波形功率电源的研究

采用了以单片机为核心,应用大规模集成逻辑器件FPGA、高速D/A转换器MAX5885和功率放大电路的方案设计了一款任意波形功率驱动电源.系统由单片机控制各个模块,频率合成电路合成所需的不同频率的时钟作为控制地址计数器的时钟信号,而地址计数器的计数输出提供读取存储的数字波形数据的地址,数据经数模转换为模拟信号并经过功率放大后输出.该电源可以双路输出1 H～-1 MHz频率范围内幅度、频率和相位可调的任意波形,同时将输出信号进行功率放大以达到有效驱动负载的目的.测试结果表明,该电源在最大输出电流为2A时最大输出功率为200 W.     

基于FPGA可配置任意整数半整数50%占空比时钟分频的实现

基于FPGA,采用FPGA内部相移时钟,设计了一种可配置任意整数半整数50%占空比的时钟分频电路。以环形触发器电路为主要分频电路,根据各相移时钟的相位关系调整输出时钟占空比。设计结合时钟的相位关系与分频时钟周期的关键点,以多输入差分锁存结构完成输出时钟的占空比调整,最终实现整数、半整数分频。最后对电路进行了仿真验证。     

用异或门倍频计数频率

如图所示在第一级数字计数器间插入一个异或门,构成的倍频电路,可以用于有噪声干扰的工业环境,电路可用一般的计数器和异或门构成。将异或门串接在计数器的时钟输入端成为一个数字控制的反相器。计数器的最低位输出作为控制信号。电路复位后,计数器的Q_0输出为低电平,异或门IC_1(MC14070B)相当于一个同相缓冲器。计数器IC_2(MC14518)在时钟正跳变边沿计数。当时钟输入正跳时,IC_2的Q_0输出变为高电平(图b),这时的异或门又相当于一个反相器。在输入信号的负跳边沿出现时,计数器的时钟输入端产生正跳变,又使Q_0输出变为低电平。输入信号使这一系列操作重复进行,其结果时钟信号的频率为输入信号频率的2倍,     

FSK/ASK/FM接收电路

MIS公司出品的TH71112芯片内包含低噪声放大器（LNA）、两级混频器（MIX1,MIX2）、锁相环合成器（PLLSynthesizer）、基准晶体振荡器（RO）、中频放大器（IFA）、相　频检波器（PFD）等电路。LNA是一个高灵敏度的接收射频信　号的共发-共基放大器。混频器1（MIX1）将射频信号下变频　到中频1（IF1）,混频器2（MIX2）将中频信号1下变频到中频信　号2（IF2）,中频放大器（IFA）放大中频信号2和限幅中频信号　并产生RSSI信号。相位重合解调器和混频器3解调中频信号。　运算放大器（OA）进行数据限幅、滤波和ASK检测。锁相环　合成器（PLL Synthesizer油压控振荡器（VCO1）、反馈式分频器（DIV16和DIV2）、基准晶体振荡器（RO）、相频检波器（PFD）、充电泵（CP）等电路组成,产生第1级和第2级本振信     

短射频脉冲相位测量系统

本文所述的相位测量系統主要是用于測定大功率行波管所产生的窄射頻脉冲的相位变化的。这种测量技术也适用于精确地测定工作过程中管子参量改变时所出現的相对相移。它是一个双臂系統,用一个平衡调制器产生一个偏置信号,同时用一个零拍检波器把相位信息轉换成一个高的中频信号。这种特殊的另值法,即使被比較的信号幅度在一个相当大的范围內变化时,也能保証高精度测量。     

接收器中并行数据与字节时钟同步的电路设计

在串并转换接收器中,并行数据在字节时钟的作用下并行输出.如何保证同一时刻输出的并行数据属于同一个字节,即并行数据与字节时钟的同步,是串并转换接受器中的一个关键问题.根据串并转换电路可以使用移位寄存结构,字节时钟可以在串行时钟的基础上使用计数器得到,而计数器又模可变的特点,设计了一种在数据的串并转换中进行并行数据与字节时钟同步的电路,经过理论分析与软件仿真,证明电路性能良好可行.     

检测相位差用的高速电路

本文所述高速电路能检出两个交流信号的小相对相移,并产生一输出信号指示相移的大小及方向。此电路是为金属探测器设计的,但也能用于其它方面。电路用两个 SN7474双 D 触发器按图1所示连结,由于比较输入信号相位的结果产生两个单独的输出信号。双 D 触发器的特性     

基于FPGA高速并行采样技术的研究

介绍一种基于四通道ADC的高速交错采样设计方法以及在FPGA平台上的实现。着重阐述四通道高速采样时钟的设计与实现、高速数据的同步接收以及采样数据的校正算法。实验及仿真结果表明,同步数据采集的结构设计和预处理算法,能良好抑制并行ADC输出信号因相位偏移、时钟抖动等造成的失配误差。     

小型电路问答:相位检波器

1.什么是相位检波器? 相位检波器输出一个直流电压,此电压与两个射频输入信号之间的相位差成正比例。 2.用一对二极管就可以连接成一个相位检波器,为什么特意花费四管用双平衡混频器(DBM)来完成同一功能? DBM对于相位检波器来说是一个理想的器件,因为它使基准信号(本振)、输入射频信号和输出中频信号这三者之间具有很高的隔     

高速PCM信号解码电路设计

为了准确接收解码某系统的高速PCM数据,设计以PLL方式的时钟、数据恢复电路(CDR),实现硬件时钟同步、码同步,并进行串并转换完成对高速PCM码的解调。该电路对高速NRZI串行信号完成均衡后,转换为高速ECL电平逻辑,利用延时异或运算提取时钟信息,由PLL完成时钟提取与数据对齐。电路测试表明该方法能够有效地利用已有串行数据流产生具备合适相位的同步采样时钟信号,电路设计已用于某设备,具有工作稳定,抗干扰能力强的特点。     

电视中放集成电路消噪特性的测试方法

电视图象中放集成电路的视频放大器中,都设计有消噪特性,由于视放电路的输入端没有引出脚,故不能直接测试视放电路的消噪特性。一种可行的方法是在中放电路的输入端输入中频扫频信号,当频率从低到高逐步升高时,利用为视频检波器提供开关信号的限幅放大器中LC电路的移相特性,可使视放输出电平不断变化,从而产生黑噪声的倒相和箝位现象。至于实现白噪声的倒相、箝位现象,借助于开关电路中分布电容及开关管饱和导通所产生的相位迟后效应。本文指出,在视频检波器实现同步检波的频率,限幅放大器中的LC调谐电路呈电感特性。当扫描频率从同步检波频率不断升高时,LC电路的相移量超过90°,从而使检波输出反相,这就给白噪声倒相和箝位现象的测试提供了契机。本文还介绍了测试线路的调整技巧,对实际测试结果作了分析和讨论。     

用于超快光计时的时间数字转换器

设计了一款基于延迟锁定环(DLL)和同步计数器结构的10位片上时间数字转换电路(TDC).采用两步层级设计方法,利用同步计数器进行粗量化输出6位二进制码,量化时钟周期的整数倍,再利用高性能差分DLL输出16路固定相移的时钟信号采样,精量化不足一个时钟周期的部分,输出4位温度计码.该结构可以提供较好的精度、动态范围以及转换速度,与传统的子门延时TDC相比,该结构TDC占用的芯片面积更少,转换速度更高,受工艺、电压及温度影响更少.仿真结果表明:该TDC具有LSB 62.5 ps和MSB 64 ns的动态范围,满足一般与时间相关的单光子计数需要.     

基于AD8367的压控增益放大系统设计

通信接收机的任务是从众多的电波中选出有用信号，并放大到解调器所要求的电平值后再由解调器解调，将频带信号变为基带信号。由于传输路径上的损耗和多径效应，接收机接收到的信号是微弱且又变化的，为保证信号还原或处理结果的可靠性，在接收机中频电路中通常都设计有自动增益控制（AGC）功能，使射频信号在接收机的中频输出稳定在一个固定的电平上。     

占空系数的变频信号发生器

在本电路输出的信号发生器的占空系数从3:1到1:3之间变化。 四级计数器4040驱动74C154十六线译码器,对子4MHz的时钟输入被12分频。当译码器输出为低时,置位输出触发器,并且复位计数器从零再次计数。当计数器达到相     

高速宽带锁相环的相位噪声影响研究

介绍了一种高速宽带锁相环的架构设计和基本原理。设计了双压控振荡器结构,使得锁相环输出时钟信号的频率范围达到6.0~12.5 GHz。基于锁相环的线性模型,从理论上分析了各单元电路的相位噪声对总体输出相位噪声的影响。基于65 nm CMOS工艺,根据各单元电路相位噪声的典型数据,对锁相环的输出相位噪声和等效时钟抖动等参数进行了仿真。结果表明,电荷泵、输入参考时钟、分频器、压控振荡器对整体输出噪声的贡献分别为35.8%、30.3%、18.3%、14.6%,环路滤波器对相位噪声贡献很小。锁相环的整体仿真结果显示,在各种工艺角下,锁相环的输出时钟信号频率均可达到12.5 GHz,高频输出相位噪声带来的时钟抖动均小于1 ps。     

一种双耦合双混频中频信号功率反馈电路

在自动电平控制系统中,常用功率反馈电路存在一个主要限制:调幅动态范围受限于电平检波器和相关电路,使其远远低于线性调制器的功率可变范围。文中介绍了一种双耦合双混频中频信号功率反馈电路,使检波器只需检测固定中频信号的功率大小即可反馈调节射频输出信号的功率幅度。经测试,电路射频输入信号在24 GHz变化时,得到的中频信号频率固定不变,等于晶振信号54 MHz。线性调制器的衰减量在031.5 dB变化时,中频信号功率与射频输出信号功率成良好的线性关系,满足预期的设计要求。