一种高速浮点加法器的设计实现

浮点加法器是协处理器的核心运算部件，是实现浮点指令各种运算的基础，其设计优化是提高浮点运算速度和精度的关键途径。文章从浮点加法器算法和电路实现的角度给出设计方法，并且提出动态与静态结合设计进位链的方案以及前导O预测面积与速度的折衷方法。动态与静态结合设计进位链的方法有效地降低了功耗，提高了速度，改善了性能。目前已经嵌入协处理器的设计中，并且流片测试成功。     

单精度浮点加法器的FPGA实现

在FPGA上实现单精度浮点加法器的设计,通过分析实数的IEEE 754表示形式和IEEE 754单精度浮点的存储格式,设计出一种适合在FPGA上实现单精度浮点加法运算的算法处理流程,依据此算法处理流程划分的各个处理模块便于流水设计的实现.所以这里所介绍的单精度浮点加法器具有很强的运算处理能力.     

DSP芯片中浮点加法器LOD电路的设计

DSP芯片中浮点加法器的速度制约着整个芯片的工作速度，浮点加法器中LOD电路的速度又是浮点加法器工作速度的瓶颈。因此，我们可以通过对LOD电路的改进，来提高整个DSP芯片的工作性能。我们从LOD的组成结构和逻辑两个方面进行设计，实现了一种快速、高效的LOD电路。它针对处理的数据格式为TMS320C3X扩展精度浮点数据格式。     

快速浮点加法器的优化设计

运算器的浮点数能够提供较大的表示精度和较大的动态表示范围,浮点运算已成为现代计算程序中不可缺少的部分.浮点加法运算是浮点运算中使用频率最高的运算,因此,浮点加法器的性能影响着整个CPU的浮点处理能力.文中从分析浮点加减操作的基本算法入手,介绍了一种新的算法,即三数据通道浮点加法算法,并着重介绍了整数加法器和移位器的设计,对32位浮点加法器的设计进行了优化.     

基于FPGA的32位浮点加法器的设计

在综合分析各种浮点加法器算法的基础上,提出了一种符合TI格式标准的32位浮点加法器,同时兼顾了速度和面积两方面因素.本设计在virtex-4系列FPGA上进行了实现,最高速度可达到182.415MHz,资源占用也较为合理.     

高速流水线浮点加法器的FPGA实现

浮点加法运算是现代数字信号处理中非常频繁的操作算法。文中结合VerologHDL和FPGA可编程技术来完成流水线结构进而实现符合IEEE754标准的单精度浮点数加法器的设计方法。通过仿真验证,该设计运算精度可达104,而且设计结构合理,可用于中高速信号处理系统之中。     

高速浮点运算单元的FPGA实现

运用流水线技术对单精度浮点乘法和加法运算单元进行了优化设计。浮点加法器采用了改进的双路径结构,重点对移位单元和前导1检测单元的结构进行了优化。浮点乘法器在对被乘数进行Booth编码后,采用改进的4-2压缩器构成Wallace树,在简化逻辑的同时,提高了系统的吞吐率。经过仿真验证,在Virtex-4系列FPGA（现场可编程门阵列）上,浮点加法器的最高运行速率达到405MHz,浮点乘法器的最高运行速率达到429MHz。     

三数据通道浮点加法器的FPGA实现

浮点加减运算是现代数字信号处理中非常频繁的操作,浮点运算的快慢直接影响数字信号处理的速度.常用的硬件实现算法有双通道算法和三通道算法.文中介绍了浮点加法器电路设计的常用算法,重点介绍了一种低功耗的三数据通道结构,最后以MAXPLUSⅡ为工具,给出了该结构的现场可编程门阵列(FPGA)实现.仿真结果显示,该方法可以提高数据采集及运算速度,为实时数据处理提供了一种方法.     

基于FPGA的快速加法器的设计与实现

加法器是算术运算的基本单元，可以有多种实现结构，采用不同的结构实现其耗用的资源和运算的速度也各不相同。本文研究了基于FPGA的常用加法器的结构及其设计方法，对各自性能加以分析比较，在此基础上采用流水线结构设计了一个8位的加法器。并在Xilinx公司的ISE5．2i软件环境下，采用VHDL和Verilog HDL硬件描述语言进行了设计实现并使用Modelsim进行仿真验证，在此基础上对其性能进行了比较分析。实验结果表明流水线加法器的速度高于其他结构实现的加法器。     

基于FPGA的32位浮点FFT处理器的设计

介绍了一种基于FPGA的1024点32位浮点FFT处理器的设计。采用改进的蝶形运算单元,减小了系统的硬件消耗,改善了系统的性能。详细讨论了32位浮点加法器/减法器、乘法器的分级流水技术,提高了系统性能。浮点算法的采用使得系统具有较高的处理精度。     

Prenormalization rounding in IEEE floating-point operations using a flagged prefix adder

This paper demonstrates how IEEE 754 floating-point standard compliant rounding can be merged with carry-propagate addition in floating-point unit (FPU) designs by using a novel adaptation of the prefix adder. The paper considers add/subtract, multiply, and SRT divide operations and demonstrates that in every case a generic rounding architecture based on a prefix adder with a small amount of additional logic is sufficient to cover all the rounding modes. Critical path analysis shows that the proposed architecture is compatible with contemporary pipelined FPU design practice, while using significantly less logic     

基于FPGA的线阵探测器非均匀校正的实现

充分利用了FPGA的硬件资源,提出一种采用电路逻辑设计的FPGA来实现两点校正;利用FPGA中的浮点加法器、浮点除法器、浮点乘法器,以及内部RAM、ROM存储器,可以实时计算校正系数,然后对线阵红外探测器进行非均匀性校正,保证了校正精度。同时,充分利用FPGA并行处理能力强的特点,使系数、图像数据的读取在一个时钟周期内完成。     

浮点LMS算法的FPGA实现

LMS(最小均方)算法因其优良的收敛特性及算法简单等特点在自适应滤波器等领域得到了广泛的应用。浮点运算因其运算步骤繁琐及硬件资源消耗大等缺点使得浮点LMS算法的硬件实现十分困难。文中根据多输入高效浮点加法器结构在FPGA(现场可编程门阵列)上实现了浮点LMS算法。测试结果表明,实现后的LMS算法硬件资源消耗较少且收敛性能与理论值接近。     

浮点加法器IP核的VHDL设计

浮点数加法运算是浮点运算中使用频率最高的运算。结合VHDL和FPGA可编程技术，完成具有5级流水线结构、符合IEEE754浮点数标准、可参数化为单／双精度的浮点数加法器IP核的VHDL设计。     

Field programmable gate arrays and floating point arithmetic

We present empirical results describing the implementation of an IEEE Standard 754 compliant floating-point adder/multiplier using field programmable gate arrays. The use of FPGA's permits fast and accurate quantitative evaluation of a variety of circuit design tradeoffs for addition and multiplication. PPGA's also permit accurate assessments of the area and time costs associated with various features of the IEEE floating-point standard, including rounding and gradual underflow. These costs are analyzed, along with the effects of architectural correlation, a phenomenon that occurs when the cost of combining architectural features exceeds the sum of separate implementation. We conclude with an assessment of the strengths and weaknesses of using FPGA's for floating-point arithmetic     

条件推测性十进制加法器的优化设计

随着商业计算和金融分析等高精度计算应用领域的高速发展,提供硬件支持十进制算术运算变得越来越重要,新的IEEE 754-2008浮点运算标准也添加了十进制算术运算规范。该文采用目前最佳的条件推测性算法设计十进制加法电路,给出了基于并行前缀/进位选择结构的条件推测性十进制加法器的设计过程,并通过并行前缀单元对十进制进位选择加法器进行优化设计。采用Verilog HDL对32 bit, 64 bit和128 bit十进制加法器进行描述并在ModelSim平台上进行了仿真验证,在Nangate Open Cell 45nm标准工艺库下,通过Synopsys公司综合工具Design Compiler进行了综合。与现有的条件推测性十进制加法器相比较,综合结果显示该文所提出的十进制加法器可以提升12.3%的速度性能。