适于视频应用的高数据传输率集成CMOS收发机

这篇文章给出了一个5GHz CMOS射频收发机的设计方案。此设计采用0.18微米射频CMOS加工工艺,集合了最新IEEE802.11n的特性例如多输入多输出技术的专利协议以及其他无线技术,可提供应用在家庭环境中的实时高清电视数据的无线高速传输。设计频率涵盖了从4.9GHz到5.9GHz的ISM频带,每个射频信道的频宽为20MHz。收发机采用了直接上变频发射器和低中频接收器的结构。在没有片上校准的情况下,设计采用双正交直接上变频混频器,得到了超过35dB的镜像抑制。测试结果得到6dB接收机噪声系数以及在-3dBm输出功率时得到发射机EVM结果优于33dB。     

毫米波CMOS集成电路收发机前端研究进展

对毫米波CMOS集成电路收发机前端技术进行了综述。介绍了毫米波CMOS集成电路收发机的研究背景,分别对毫米波CMOS集成电路收发机前端各个子模块进行了详细介绍和比较,并展望了毫米波CMOS集成电路的未来发展方向。     

毫米波CMOS集成电路收发机前端研究进展北大核心CSCD

对毫米波CMOS集成电路收发机前端技术进行了综述。介绍了毫米波CMOS集成电路收发机的研究背景,分别对毫米波CMOS集成电路收发机前端各个子模块进行了详细介绍和比较,并展望了毫米波CMOS集成电路的未来发展方向。     

基于积累型MOS变容管的射频压控振荡器设计

随着移动通信技术的发展，射频（RF）电路的研究引起了广泛的重视。采用标准CMOS工艺实现压控振荡器（VCO），是实现RF CMOS集成收发机的关键。过去的VCO电路大多采用反向偏压的变容二极管作为压控器件，然而在用实际工艺实现电路时，会发现变容二极管的品质因数通常都很小，这将影响到电路的性能。于是，人们便尝试采用其它可以用CMOST艺实现的器件来代替一般的变客二极管，MOS变容管便应运而生了。     

利用CMOS技术实现高集成度射频电路

CMOS制造工艺过去主要用于数字器件，并在此市场取得绝对优势。但在强大的需求带动下，CMOS技术也不断进步，目前已能提供更高集成度、更低功率消耗和更快工作速度，其应用已经扩展到GSM／GPRS移动电话模拟射频电路领域。本文介绍两个应用于移动电话市场的射频器，及通过CMOS技术实现高集成度射频电路的发展趋势。     

CMOS射频集成电路的最新进展和应用

本文介绍RF(射频)CMOS集成电路的最新进展和应用.着重于深亚微米CMOS技术在实现高端射频(几十GHz频带)集成系统方面的潜能.首先,综述CMOS技术的主要特点,继而介绍CMOS射频集成电路的最新进展.其中有63GHz的毫米波段的CMOS压控振荡器,数据速率达50Gb/s的2:1多路复用器,40GHzCMOS低功耗注入锁定分频器,24GHzCMOS射频前端和17GHzISM/WLAN的CMOS射频前端等.同时,介绍CMOS射频集成电路的几种主要应用,如无线局域网和射频识别等.     

基于CMOS工艺的综合射频P波段变频发射芯片设计

射频微系统集成对芯片满足各种工程应用需求及产品化提出了更高的需求，也为通信-雷达-电子战一体化的综合射频系统理念构建提供有效支撑。本次设计的是一款基于CMOS工艺的P波段上变频发射芯片。CMOS工艺因其与数字电路的高集成度特性，以及量产后的相对低成本特性，在射频芯片领域受到越发广泛的关注。P波段一方面可以直接作为射频频率使用，另一方面也可以作为高频两次变频超外差收发机的中间频率，有较广泛的应用空间。本次设计除了追求综合指标性能，在可靠性、温度特性、静电防护等方面进行了充分考虑和专项附加设计，芯片的测试结果说明其性能充分满足应用需求。在-55℃到125℃全温范围内，具有约为10dB适中的变频增益，并具有负温斜率，具备较高的各端口隔离度、线性度，覆盖-10dBm到+10dBm的本振功率适应性，在系统应用中具有较高的实用价值，验证了设计理论的正确性。     

世界上首只CMOS TD-SCDMA收发机

Complent Technology公司宣布已开始试验用于TD-SCDMA的采用先进CMOS工艺的RF IC收发机和模拟基带(ABB)芯片组,并声称这是世界上首部CMOS TD-SCDMA收发机。该公司3G收发机的设计清楚地表明,近年中国的设计厂家迅速熟悉了高端芯片的结构性能。上述芯片组包括一个单芯片收发机CL4     

瑞昱成功开发超宽囊CHOSRFIC收发器

瑞昱半导体成功开发出超宽频CMOS射频收发器芯片。其技术突破与特色包括：极精易的模块设计：全CMOS的射频芯片设计，已包含所有射频IC功能，只需要加上天线及少数几个外部组件(如石英晶体振荡器)就可以完成整个模块设计；超精巧的芯片面积：与最先进的WLAN射频IC相比，瑞昱UWB射频IC芯片面积仅为其五分之一到二十分之一；     

应用于5 GHz无线局域网的频率合成器设计

讨论了应用于5 GHz无线局域网(WLAN)射频收发机的频率合成器的设计.该设计以一个4阶II型电荷泵锁相环为基础,采用整数分频的频率合成方式.环路的参数首先通过系统级的建模和仿真确定,各电路模块使用TSMC 0.18 μm CMOS工艺设计.整个频率合成器已通过电路级仿真并交付流片.     

CMOS射频集成电路的现状与进展

随着低功耗、可移动个人无线通信的发展和CMOS工艺性能的提高,用CMOS工艺实现无线通信系统的射频前端不仅必要而且可能.本文讨论了用CMOS工艺实现射频集成电路的特殊问题.首先介绍各种收发器的体系结构,对它们的优缺点进行比较,指出在设计中要考虑的一些问题.其次讨论CMOS射频前端的重要功能单元,包括低噪声放大器、混频器、频率综合器和功率放大器.对各单元模块在设计中的技术指标,可能采用的电路结构以及应该注意的问题进行了讨论.此外,论文还讨论了射频频段电感、电容等无源器件集成的可能性以及方法.最后对CMOS射频集成电路的发展方向提出了一些看法.     

CMOS工艺射频功率放大器的实现与验证

射频功率放大器是无线设备的关键器件,GaAs工艺被广泛使用在射频功放的设计制造上。而CMOS工艺在生产成熟度和成本上有很大优势,主要关注用CMOS工艺来做射频功放的问题,介绍世界上第一颗量产的CMOS功放及其所使用的特殊技术。利用一款成熟的手机产品,替换这颗功放及外围器件,最后与原产品进行对比测试。     

蓝牙收发器中的CMOS低噪声放大器的设计与测试

介绍了一种基于0.35μm CMOS数字工艺、集成于单片蓝牙收发器中的射频低噪声放大器.在考虑ESD保护和封装的情况下,从噪声优化、阻抗匹配及增益的角度讨论了电路的设计方法.经测试,在2.05GHz的中心频率处,S11为-6.4dB,S21为11dB,3dB带宽约为300MHz,噪声系数为5.3dB.该结果表明,射频电路设计需要全面考虑寄生效应,需要合适的封装模型以及合理的工艺.     

基于CMOS的RF IC的发展现状

目前，射频电路存在广阔的市场，成为无线通信领域内研究的热点之一。文章主要介绍了基于CMOS工艺的射频电路的研完现状。     

渔用电台射频功率放大器损坏分析与维护

分析了目前国内主要渔用电台射频功率放大器的类型、结构特征和性能特点,在掌握大量故障现象的基础上深入分析了在海洋环境下射频功率放大器出现故障的原因和机理,提出减少和避免射频功率放大器故障的方法和措施,并对实际使用和维护渔用电台提出了有价值的建议。提出的分析思路及采用的主要方法也可以运用于海上航行的船用通信设备。     

A New Automatic Compensation Network for System‐on‐Chip Transceivers

This paper proposes a new automatic compensation network (ACN) for a system‐on‐chip (SoC) transceiver. We built a 5 GHz low noise amplifier (LNA) with an on‐chip ACN using 0.18 µm SiGe technology. This network is extremely useful for today's radio frequency (RF) integrated circuit devices in a complete RF transceiver environment. The network comprises an RF design‐for‐testability (DFT) circuit, capacitor mirror banks, and a digital signal processor. The RF DFT circuit consists of a test amplifier and RF peak detectors. The RF DFT circuit helps the network to provide DC output voltages, which makes the compensation network automatic. The proposed technique utilizes output DC voltage measurements and these measured values are translated into the LNA specifications such as input impedance, gain, and noise figure using the developed mathematical equations. The ACN automatically adjusts the performance of the 5 GHz LNA with the processor in the SoC transceiver when the LNA goes out of the normal range of operation. The ACN compensates abnormal operation due to unusual thermal variation or unusual process variation. The ACN is simple, inexpensive and suitable for a complete RF transceiver environment.     

A 2.4-GHz dual-mode 0.18-/spl mu/m CMOS transceiver for Bluetooth and 802.11b

High-level integration of the Bluetooth and 802.11b WLAN radio systems in the 2.4-GHz ISM band is demonstrated in scaled CMOS. A dual-mode RF transceiver IC implements all transmit and receive functions including the low-noise amplifier (LNA), 0-dBm power amplifier, up/down mixers, synthesizers, channel filtering, and limiting/automatic gain control for both standards in a single chip without doubling the required silicon area to reduce the combined system cost. This is achieved by sharing the frequency up/down conversion circuits in the RF section and performing the required baseband channel filtering and gain functions with just one set of reconfigurable channel filter and amplifier for both modes. A chip implemented in 0.18-/spl mu/m CMOS occupies 4/spl times/4 mm/sup 2/ including pad and consumes 60 and 40 mA for RX and TX modes, respectively. The dual-mode receiver exhibits -80-dBm sensitivity at 0.1% BER in Bluetooth mode and at 12-dB SNR in WLAN mode.     

Design of 60GHz RF Transceiver in CMOS:Challenges and Recent Advances

With more than 40 years Moore scaling, the speed of CMOS transistors is around 100 GHz. Such fact makes it possible to realize mm-wave circuits in CMOS. However, with the target of achieving broadband and power-efficient operation, 60 GHz CMOS RF transceiver faces severe challenges. After reviewing the technology issues, regarding the 60 GHz applications, this paper discusses design challenges both from the system and the building block levels, and also presents some simulated or measured circuits results.     

A 900 MHz Zero‐IF RF Transceiver for IEEE 802.15.4g SUN OFDM Systems

This paper presents a 900 MHz zero‐IF RF transceiver for IEEE 802.15.4g Smart Utility Networks OFDM systems. The proposed RF transceiver comprises an RF front end, a Tx baseband analog circuit, an Rx baseband analog circuit, and a ΔΣ fractional‐N frequency synthesizer. In the RF front end, re‐use of a matching network reduces the chip size of the RF transceiver. Since a T/Rx switch is implemented only at the input of the low‐noise amplifier, the driver amplifier can deliver its output power to an antenna without any signal loss; thus, leading to a low dc power consumption. The proposed current‐driven passive mixer in Rx and voltage‐mode passive mixer in Tx can mitigate the IQ crosstalk problem, while maintaining 50% duty‐cycle in local oscillator clocks. The overall Rx‐baseband circuits can provide a voltage gain of 70 dB with a 1 dB gain control step. The proposed RF transceiver is implemented in a 0.18 μm CMOS technology and consumes 37 mA in Tx mode and 38 mA in Rx mode from a 1.8 V supply voltage. The fabricated chip shows a Tx average power of ?2 dBm, a sensitivity level of ?103 dBm at 100 Kbps with , an Rx input P_1dB of ?11 dBm, and an Rx input IP3 of ?2.3 dBm.     

A 5-GHz CMOS transceiver for IEEE 802.11a wireless LAN systems

A 5-GHz transceiver comprising the RF and analog circuits of an IEEE 802.11a-compliant WLAN has been integrated in a 0.25-/spl mu/m CMOS technology. The IC has 22-dBm maximum transmitted power, 8-dB overall receive-chain noise figure and -112-dBc/Hz synthesizer phase noise at 1-MHz frequency offset.