8位RISC微处理器核的参数化设计

文章分析了精简指令集的结构特征和嵌入式系统的应用需求，在设计出的8位RISC微处理器核的基础上，从指令集，存储空间等体系结构方面做了参数化设计和参数提取，讨论了硬件描述语言和运用于微处理器核上的程序对参数化设计的支持。参数化的设计方法增强了IP核的灵活性和可重用性，可以在大批量设计片上系统的过程中充分使用和化设计方法。     

软硬兼施以硬件加速器提高软件性能Altera在Quartus Ⅱ软件6.0高密度设计上实现重大改进

留意软核处理器发展的人士,对Altera Nios体系结构的可配置软核处理器应不陌生;而NiosⅡ软核嵌入式处理器,是Altera针对可编程逻辑和芯片可编程系统(SOPC)集成进行优化的通用32位RISC CPU。Altera表示,NiosⅡ处理器在全球已发售了15.000多个开发套件,世界前20名OEM均采用了该处     

Altera 3.0版Nios处理器借助完备功能满足设计需求

基于RISC 技术的通用嵌入式处理器软核Nios是Altera公司为可编程逻辑和可编程片上系统 ( SoPC )设计的一套综合解决方案,它具有16位指令集和用户可选的16或32位数据通道,其更大的集成度、灵活性和易用性使之被广泛采用。设计者对功能组、用户接口和性能增强方面的建议在3.0版Nios嵌入处理器中都得以体现,该款处理器核带有增强的内存、调试和软件功能。其主要功能特性包括:用户可配置的高速缓冲;优化新的SDRAM控制器;加快软件开发的工具;新的片内指令和数据缓存;提供网络协议软件等。另外,该公司提供的硬件工具包已达10,000多套。3.0版…     

32位高端安全芯片SSX20

由深圳市中兴集成电路设计有 限责任公司推出的国内首款基于32 位CPU核的高端安全芯片SSX20, 是一个基于国产32位RISC处理器 的安全处理平台,具备高处理能 力、高安全性、低功耗、低成本等 特点。 该芯片可用于PKI体系的电子 钥匙LJSB KEY上,可以实现的功能     

32位RISC微处理器设计

介绍了一种与Motorola-Mcore兼容的32位RISC结构微处理器核的设计。从该处理器的整体结构的划分，到处理器内部各单元的设计，进行了比较详尽的阐述，最后给出了设计的综合结果，并对该设计进行了软件仿真和硬件验证。     

32位SOC设计平台及税控收款机专用芯片开发

本文首先介绍了一种功能强大，自动化程度高的SoC仿真验证平台——C*SOC200，对该平台的主要结构和功能进行了重点分析，然后介绍使用32位RISC CPU核C*Core，基于C*SOC200设计平台的32位嵌入式税控机专用系统芯片C3118设计应用实例。     

Xtensa可配置处理器及其自动化开发工具

可配置处理器标志着第四代微处理器设计的开始，这种技术更加适合片上系统SoC的设计。每一代处理器持续大约十年时间，每个时代的处理器适合当时的需要。大约在20世纪70年代出现了第一代处理器，这个时期的处理器设计只是简单地追求性能，从4位处理器到早期的16位和32位微处理器。这种性能的提升奠定了20世纪80年代PC和工作站的基础。PCI和工作站的增长使得微处理器设计进入了20世纪80年代的第二代微处理器研制时期。精简指令集RISC设计时代发生在20世纪90年代。在这个时期，即使像X86这样坚定的复杂指令集CISC处理器也假装成精简指令集RISC体系结构。在最初的这三代处理器的成长和发展过程中，微处理器设计专家将处理器设计成固定的、单个的和可重用的模块。     

可配置总线接口USB控制器IP核的设计与实现

设计并实现了USB1．1器件IP软核、固核和硬核。详细介绍了USB IP软核的设计和验证技术以及基于0．18μm标准单元的固核与硬核的实现方法。为了提高USB IP的可重用性，引入了总线适配器和可配置总线接口IP核的概念，设计了三种总线适配器。对USB IP核的可配置端点数及基于FPGA的三种总线适配器进行了性能分析和评价。     

基于ARM的工业以太网控制系统智能节点的设计

文章介绍了一种适用于工业以太网现场总线控制系统智能节点的软、硬件设计方法。该方法采用基于ARM核的 32位嵌入式RISC微处理器作为硬件平台 ,运行基于特定应用的嵌入式实时操作系统 (ASOS) ,可完全满足工业现场对实时性和可靠性的要求。     

可配置处理器技术优势详解

微处理器技术发展历史 在介绍可配置处理器开发原理之前,我们先回顾一下处理器发展的历史.大约在20世纪70年代出现了第一代处理器,这个时期的处理器设计只是简单地追求性能,从4位处理器到早期的16位和32位微处理器.这种性能的提升奠定了20世纪80年代个人计算机PC和工作站的基础.个人计算机和工作站的增长使得微处理器设计进入了20世纪80年代的第2代微处理器研制时期.精简指令集RISC设计时代发生在20世纪90年代.在这个时期,即使像X86这样坚定的复杂指令集CISC处理器也假装成精简指令集RISC体系结构.在最初的这3代处理器的成长和发展过程中,微处理器设计专家将处理器设计成固定的、单个的和可重用的模块.但是在20世纪90年代随着专用集成电路ASIC和片上系统SOC制造技术的发展为微处理器设计进入第4代(即后RISC、可配置处理器)打下了坚实的基础.     

一种高性能的嵌入式微处理器:银河TS-1

银河TS-1嵌入式微处理器是国防科学技术大学计算机学院设计的32位嵌入式微处理器,完全正向设计,具有自主版权.在体系结构上采用RISC内核,六级流水线,具有独立的数据Cache和指令Cache.特别的,TS-1具有两个取指部件的动态指令调度机制,拥有面向嵌入式应用的向量处理机制,采用基于内容复制/交换的寄存器窗口技术的中断处理机制,支持WISHBONE IP核互连接口规范,具有良好的扩展性.本文主要介绍TS-1的RISC核心设计思想和关键实现技术,最后给出性能评测结果.TS-1设计已经在Altera的FPGA EP20K400EBC上面得到了验证,主频可以达到36.7MHz.     

STM32F101VB微处理器在气相色谱仪中的应用

由于传统的气相色谱仪外围接口电路存在不通用缺陷,且控制核心单片机无法满足现代气相色谱仪对多维图谱大量数据处理的要求。针对上述问题,研究了一种基于STM32F101VB微处理器的气相色谱仪控制电路。该微处理器使用高性能的ARM Cortex-M3 32位的RISC内核,具有增强I/O端口和APB总线的功能,适用于气相色谱仪的新型控制核心。该设计满足了现代气相色谱仪对通用接口和多维大量数据处理的要求。     

一种面向嵌入式应用的片上系统:腾跃-1

本文介绍了面向嵌入式应用的片上系统芯片:腾跃-1的设计和实现技术.该芯片包括32位嵌入式RISC微处理器内核、通用存储器控制器、LCD控制器、片上总线和各种外围设备.微处理器内核采用自主设计的指令集体系结构.该芯片已经在中芯国际0.18μm工艺上通过验证,主频300MHz@1.8V,可以应用于信息安全领域的身份认证和数据加密等应用.本文最后对芯片的进行了性能评测.     

嵌入式网络拨号功能设计与实现

以先进的精简指令（RISC）的ARM9 S3C2410X微处理器为核心,通用无线分组业务（GPRS）和全球移动通讯系统（GSM）模块等组成无线上网系统。通过对网络拨号功能的程序设计,并充分利用Qt／Embedded系统关于网络资源的特点,实现无线MODEM经GPRS连接到Internet的无线网络通信,为了使程序设计更加合理,本文将网络拨号分成两部分,即网络和拨号。经过在嵌入式Linux操作系统上验证测试,本设计既可较好地完成网络拔号功能,又可方便地应用在PDA等智能嵌入式系统中。     

一种嵌入式RISC微处理器的整数部件设计

文章介绍了一种与ARM7TDMI兼容的32位嵌入式RISC微处理器核NPUARM的设计。重点讨论了其中的整数执行部件的设计，包括ALU、乘法器、桶式移位器、寄存器堆等重要执行部件。NPUARM的设计采用top—down方法,用Verilog HDL语言描述，经过仿真、综合、布局布线后，验证设计完全符合预定的结果。     

嵌入式Linux在SH4架构下的移植技术研究

SuperH系列微处理器是Renesas公司(原Hitachi)开发的采用了RISC系统指令集的32位系列微处理器。详细介绍SH4系列交叉编译平台在新版本编译器下的配置过程,提出一种适用于SuperH系列微处理器的通用的内核移植的方法并研究Linux 2.6内核在SH4系列微处理器SH7751上的移植方案。实验证明该方法可行,移植过程也对其他平台有借鉴作用。     

基于CPCI总线的PowerPC主处理板设计

介绍了嵌入式系统中使用的基于CPCI总线的PowerPC主处理板的设计方法,以目前广泛应用的G4系列RISC微处理器MPC7410作为核心处理器,以PCI07作为控制器,PCI6150作为PCI-to-PCI桥,加上FPGA控制电路构成硬件平台,并移植VxWorks作为操作系统.提供多种标准接口,支持扩展功能,性能稳定...     

An embedded 32-b microprocessor core for low-power andhigh-performance applications

An embedded RISC microprocessor core fabricated in a six-layer metal 0.18-μm CMOS process implementing the ARM^TM V.5TE instruction set is described. The core described is the first implementation of the Intel XScale Microarchitecture^TM. The microprocessor core, which includes caches, memory management units, and a bus controller, comprises a hard-embedded block 16.77 mm² in size. The implementation is primarily custom logic in a variety of circuit styles. The processor dissipates 450 mW at 1.3 V, 600 MHz, and scales between 55 mW at 0.7 V, 200 MHz, and 900 mW at 1.65 V 800 MHz. Architectural performance is 1000 MIPS at 800 MHz with efficiency ranging from over 850 MIPS/W at 1.65 V to over 4500 MIPS/W at 0.75 V. Architectural and circuit design approaches for low power and high performance are described and measured results from the initial implementation are shown. The first implementation VLSI chip has a 3.3-V pin interface and supports a 0.75-1.65-V core voltage range     

2001年微处理器展望

对２００１年微处理器进行展望。如果６４位ｘ８６（ＩＡ－６４）上市，则ｘ８６同ＲＩＳＣ性能将相差无几；如果ＷｉｎｄｏｗｓＮＴ和Ｉｎｔｅｒｎｅｔ机普及，则处理器将比现在有更多选择