面向铝材生产的实时能耗监测及预警系统

针对铝型材生产过程中能耗较大,传统人工采集能耗数据频率低,采集速度慢等问题,本文提出一种基于MODBUS通讯协议的铝型材生产实时能耗监测及能耗异常检测系统。该系统分为网络部署和系统功能两部分,网络部署使用基于MODBUS协议的串口通讯方式将生产现场电表、燃气表与交换机相连接,并通过TCP/IP网络接口将数据发送至服务器,实现对生产能耗数据的实时监测;使用统计分析方法计算能耗异常置信区间,根据能耗异常置信区间与实际记录能耗数据进行比较,对生产进行能耗异常预警,及时发现生产中的能源损失、生产参数不当等异常现象。     

一种挤压机能耗监测及预测系统研究

针对铝型材生产过程中能耗较大,传统人工采集能耗数据频率低、速度慢等问题,文中提出一种铝型材挤压机生产实时能耗监测及异常检测系统。该系统分为实时能耗监测和能耗异常检测两部分,实时能耗监测使用串口通讯方式将生产现场电表、燃气表与交换机相连接,实现了对生产能耗数据的实时监测;能耗异常检测采用回归型支持向量机对历史生产数据进行训练学习,得到预测能耗模型,并根据历史数据计算出单位生产铝型材耗电量的置信区间,并采用误检率和漏检率用于对当前生产能耗数据作预测实验。实验结果表明,该系统可及时发现生产中的能源损失及生产参数不当等异常现象。     

基于NB-IOT的综合能源系统用能采集及监测分析平台研究

由于传统的综合能源系统用能采集及监测分析平台存在能源综合利用率低等问题，设计基于NB-IOT的综合能源系统用能采集及监测分析平台。设计NB-IOT网络架构，主要包括终端、基站、核心网络、监控平台以及应用服务器；分析采集终端需求，确定采集系统整体结构；结合用能数据多源性与层次性特点，定义能耗网络、关系集合、能耗指数等表达式，实现用能采集与监测分析平台研究。仿真结果表明，所设计平台的能耗均衡度在95%左右，且能耗较为均衡，提高了能源优化配置能力，提升了能源综合利用率，具有良好节能性。     

天津市机关办公建筑和大型公共建筑能耗监测系统提升改造方案

国家机关办公建筑和大型公共建筑能耗监测系统旨在科学、规范地进行国家机关办公建筑和大型公共建筑能耗监测。能耗监测系统是使用统一的能耗分类、分项及编码规则,实现分项能耗数据的实时采集、准确传输、科学处理、有效储存,实现建筑能耗的在线监测和动态分析功能,为确定建筑用能定额和制定建筑用能超定额加价制度提供数据支持。     

基于校园网的能耗监控系统研究

针对校园建筑能耗问题,构建基于校园网的能耗监控平台系统,通过远程能耗数据采集,利用基于B/S+ C/S结构的数据库系统,实现对能耗的实时监测、统计和分析,应用时序回归分析方法实现能耗预测,为能源使用提供决策.     

面向数据密集型工作流的能耗感知调度策略

随着数据中心规模的扩大,高能耗问题已经成为高性能计算领域的一个重要问题。针对数据密集型工作流的高能耗问题,提出通过引入“虚拟数据访问节点”的方法来量化评估工作流任务的数据访问能耗开销,并在此基础上设计了一种“最小能耗路径”的启发式策略。在经典的HEFT算法和CPOP算法基础上,通过引入该启发式策略设计并实现了2种具有能耗感知能力的调度算法（HEFT-MECP和CPOP-MECP）。实验结果显示,基于最小能耗路径的启发式调度算法能有效降低数据访问操作的能耗开销,在面对大型的数据密集工作流任务时,该启发式调度策略体现了较好的适应性。     

基于ZigBee技术的校园能耗监控系统的建立

为解决校园建筑能耗监测问题,本文构建了基于ZigBee网络和校园网的能耗监控系统.该系统通过ZigBee网络的终端节点采集分类、分项的能耗数据,利用校园网进行数据传输,采用基于B/S+C/S结构的客户端,实现对能耗的实时监测、统计分析和远程控制,为能源合理利用提供决策依据.     

基于知识库的制造业能耗优化平台技术研究

摘 要：我国制造业在经济比重、规模巨大，企业通过数字化技术逐步实现制造企业能耗优化具有现实意义。以汽车制造为例，提出了基于知识库实现能耗优化的方案，包括制造业能耗的特点分析、能耗优化的关键技术及应用实践呈现。从企业生产设备入手，通过企业制造执行系统信息及设备运行状态寻找影响能耗的规律、构建知识库，并通过神经网络、关联分析等机器学习算法，实现能耗优化。     

FTTH建设项目能耗评估方法与模型研究

FTTH已成为运营商“最后一公里”的主流接入方案,随着FTTH的规模发展,接入网的能耗需重点关注,但针对FTTH网络的能耗评估仍缺乏有效的手段.本文通过对FTTH建设项目能耗影响因素的研究和分析,建立了FTTH网络能耗模型,实现了FTTH网络能耗状况的可视化呈现及评估,为运营商FTTH网络实现节能减排提供建议和参考.     

基于改进粒子群算法的物联网载波通信能耗控制方法

应用物联网载波通信技术进行设备数据的传输,会产生较高的通信能耗,为此,研究基于改进粒子群算法的物联网载波通信能耗控制方法。通过扩频通信原理获取物联网载波通信信号,以增强带宽去除信号自身噪声,按照通信信号产生的相关能耗参数进行频谱转换;利用改进粒子群算法确定最优中心位置,以全局最优值建立通信能耗控制函数,实现物联网载波通信的能耗控制。实验结果表明：该方法可以减少传输功率,具有应用价值。     

高安全高性能RSA协处理器的设计与实现

为保证智能电网中的数据安全,防止电力通信过程中的数据被篡改,安全芯片的应用必不可少,而RSA算法是安全芯片中应用最广泛的公钥算法之一。RSA算法复杂度高,硬件实现功耗较大,在设计的过程中常常无法完全兼顾性能、功耗、安全性等各个方面。文章设计了一种高性能、能抵抗常见侧信道攻击及EMA电磁攻击的高安全RSA协处理器。提出的随机存储模幂算法真伪运算结果的防护策略,增强了协处理器抵抗侧信道攻击、差分功耗攻击以及EMA电磁攻击的能力。通过两个层级的算法优化来提升协处理器性能,并通过结合CIOS平方算法和Karatsuba算法的改进的Montgomery模乘算法,使得1 024位带防护的RSA算法在UMC 55 nm工艺下的面积为4.8万门@30 MHz,功耗为4.62 mW@30 MHz,FPGA开发板上进行API测试的性能为709.3 kbit/s。     

Secure Hardware Implementation of ARIA Based on Adaptive Random Masking Technique

The block cipher ARIA has been threatened by side‐channel analysis, and much research on countermeasures of this attack has also been produced. However, studies on countermeasures of ARIA are focused on software implementation, and there are no reports about hardware designs and their performance evaluation. Therefore, this article presents an advanced masking algorithm which is strong against second‐order differential power analysis (SODPA) and implements a secure ARIA hardware. As there is no comparable report, the proposed masking algorithm used in our hardware module is evaluated using a comparison result of software implementations. Furthermore, we implement the proposed algorithm in three types of hardware architectures and compare them. The smallest module is 10,740 gates in size and consumes an average of 47.47 μW in power consumption. Finally, we make ASIC chips with the proposed design, and then perform security verification. As a result, the proposed module is small, energy efficient, and secure against SODPA.     

FPGA密码芯片改进掩码防护方法研究

功耗攻击已对密码芯片物理安全性构成严峻威胁,对其攻击和防御的研究是密码旁路分析的热点问题。文中给出了一种DES伪随机掩码算法的设计和实现方法,分析了算法抗功耗攻击的安全性。结果表明:一般的DES伪随机掩码算法只能抵抗一阶差分功耗攻击,不能有效防御二阶差分功耗攻击。为抵御二阶DPA攻击,采用掩码方法对DES掩码算法结构进行了改进,在理论上具有抗DPA攻击的能力。     

一种针对RSA-CRT的功耗分析攻击方法

RSA-CRT作为RSA的一种快速实现方式,被广泛应用于智能卡等计算能力有限的设备。文中提出一种针对该实现方式的旁路攻击方法,通过选择合适的输入数据,对模余运算之后的中间结果进行功耗分析。该方法先确定其中一个素数的位数,根据素数的位数选择合适的输入数据再进行一次差分功耗分析攻击,逐字节得到该素数。仿真实验结果表明,新的攻击方案是行之有效的,与在同一位置进行攻击的MRED方法相比,新方法减少了所需要的功耗波形条数,有效地提高了攻击效率。     

抗差分功耗分析和差分故障分析的AES算法VLSI设计与实现

提出了一种抗差分功耗分析和差分故障分析的AES算法硬件设计与实现方案,该设计主要采用了数据屏蔽和二维奇偶校验方法相结合的防御措施.在保证硬件安全性的前提下,采用将128bit运算分成4次32bit运算、模块复用、优化运算次序等方法降低了硬件实现成本,同时使用3级流水线结构提高了硬件实现的速度和吞吐率.基于以上技术设计的AES IP核不仅具有抗双重旁道攻击的能力,而且拥有合理的硬件成本和运算性能.     

Flexible and Reconfigurable Implementation of Link Adaptation Algorithms

Reconfigurable systems using FPGAs are of growing interest for the design and implementation of software defined radio transceivers. By reconfiguring an FPGA, its hardware resources can be reused and shared to provide multiple functionalities on a single device. This paper investigates power savings by means of partial reconfiguration for implementing two link adaptation algorithms. These algorithms provide variable performance in terms of spectral efficiency and hardware utilization at different average SNRs. In order to obtain the best tradeoff between (i) spectral efficiency and (ii) area and power consumption, we propose an efficient implementation that switches between the two algorithms by means of partial reconfiguration. Our experimental results show that our implementation provides a high spectral efficiency and, for certain SNR regions, reduces the hardware resources and thereby the power consumption.     

Power metering using wireless sensory network

This paper presents the design and implementation of a hardware platform for wireless sensory network applications. This hardware platform is designed to address the constraints of size, cost and energy consumption imposed on wireless sensor network nodes. It also presents the development of a power metering application based on the manufactured hardware devices. The application will measure and log the power consumption of different household or office appliances and transmit gathered information wirelessly to a base station. Moreover, the application has also been used for testing and exploring various capabilities and functionalities of the hardware platform.     

ARP Cache Poisoning and Routing Loops in ad Hoc Networks

This paper examines a new application of the well-known ARP spoofing (or ARP cache poisoning) attack. Traditionally, ARP spoofing has been applied in local area networks to allow an attacker to achieve a man-in-the-middle position against target hosts, or to implement a denial-of-service by routing messages to non-existent hardware addresses. In this paper, we introduce a variant of ARP spoofing unique to multi-hop ad hoc networks in which routing loops are created among target wireless hosts. The routing loops not only results in a denial-of-service against the targeted hosts, but creates a resource consumption attack, where the targets waste power and occupy the channel, precluding its use by legitimate traffic. The paper identifies the network topology pre-conditions under which routing loops are possible, and discusses how ARP spoof messages can be used to create routing loops of arbitrary size. We show experimental results of an implementation and provide suggestions as to how to prevent, detect, or mitigate the attack.     

密码产品的侧信道分析与评估

作为一类重要的信息安全产品,密码产品中所使用的密码技术保障了信息的保密性、完整性和不可抵赖性。而侧信道攻击是针对密码产品的一类重要的安全威胁,它主要利用了密码算法运算过程中侧信息(如时间、功耗等)的泄露,通过分析侧信息与秘密信息的依赖关系进行攻击。对密码产品的抗侧信道攻击能力进行评估已成为密码测评的重要内容。该文从攻击性测试、通用评估以及形式化验证3个角度介绍了目前密码产品抗侧信道评估的发展情况。其中攻击性测试是目前密码侧信道测评所采用的最主要的评估方式,它通过执行具体的攻击流程来恢复密钥等秘密信息。后两种方式不以恢复秘密信息等为目的,而是侧重于评估密码实现是否存在侧信息泄露。与攻击性测试相比,它们无需评估人员深入了解具体的攻击流程和实现细节,因此通用性更强。通用评估是以统计测试、信息熵计算等方式去刻画信息泄露的程度,如目前被广泛采用的测试向量泄露评估(TVLA)技术。利用形式化方法对侧信道防护策略有效性进行评估是一个新的发展方向,其优势是可以自动化/半自动化地评估密码实现是否存在侧信道攻击弱点。该文介绍了目前针对软件掩码、硬件掩码、故障防护等不同防护策略的形式化验证最新成果,主要包括基于程序验证、类型推导及模型计数等不同方法。     

Algebraic survivor memory management design for Viterbi detectors

The problem of survivor memory management of a Viterbi detector is classically solved either by a register-exchange implementation which has minimal latency, but large hardware complexity and power consumption, or by a trace-back scheme with small power consumption, but larger latency. Here an algebraic formulation of the survivor memory management is introduced which provides a framework for the derivation of new algorithmic and architectural solutions. This allows for solutions to be designed with greatly reduced latency and/or complexity, as well as for achieving tradeoff between latency and complexity. VLSI case studies of specific new solutions have shown that at minimal latency more than 50% savings are possible in hardware complexity as well as power consumption