一种新型热关断电路的设计

提出了一种新型BiCMOS过热关断电路.该电路结构简单、功耗较低、迟滞温度范围基本保持不变,可集成在电源管理芯片中作为过热保护模块使用.采用0.6,um BiCMOS工艺,对电路进行HSPICE仿真,结果表明:该电路对电源电压有很强的抑制比,可用于2～12 V电源电压.     

一种低功耗无运放的带隙基准电压源设计

设计了一种新型无运放带隙基准源。该电路使用负反馈的方法,避免了运放的使用,从而消除了运放带隙基准电路中运放的失调电压对基准源精度的影响,同时还提升了电源抑制比,且降低了功耗。该新型电路比传统无运放带隙基准电路具有更高的精度和电源抑制比。该设计基于SMIC 0.35μm标准CMOS工艺在Candence Specture环境下进行仿真,电源电压采用3.3 V,温度范围为-55~125℃,电源抑制比为82 d B,功耗仅有0.06 m W。     

一种高性能共模反馈CMOS运算放大器

介绍了一种具有高增益,高电源抑制比(CMRR)和大带宽的两级共源共栅运算放大器。此电路在两级共源共栅运算放大器的基础上增加共模反馈电路,以提高共模抑制比和增加电路的稳定性。电路采用0.35μm标准CMOS工艺库,在Cadence环境下进行仿真。结果显示,该放大器增益可达到101 dB,负载电容为10 pF时,单位增益带宽大约为163 MHz,共模抑制比可达101dB,电路功耗仅为0.5 mW。     

一种低功耗高PSRR的基准电压源

提出一种基于耗尽型晶体管与增强型晶体管串联产生基准电源的无运算放大器结构电路.通过将两个基准电源电路级联,可以获得较好的电源抑制比特性,并保持较小的电压功耗.TT模型下的仿真结果表明,基准电源的电源抑制比(PRSS)在1 MHz下,低于-100 dB,-40～+125℃范围内的温度系数为13.7 ppm/℃,静态电流小于1 μA.     

一种频率可调时钟产生电路的研究

研究了一种用于微机械加速度计的CMOS时钟产生电路.该电路可以方便地实现片内时钟的精确产生,集成了具有高电源抑制比的基准电压源,振荡频率可根据需要调节.实际电路采用1.2 μm双层多晶硅、双层金属N阱CMOS工艺实现.在5 V电源电压、800 kHz振荡频率下,该电路功耗约为1.5 mW.     

一种高电源抑制比的CMOS带隙基准电压源设计

介绍一种基于CSMC0.5μm工艺的低温漂高电源抑制比带隙基准电路。本文在原有Banba带隙基准电路的基础上,通过采用共源共栅电流镜结构和引入负反馈环路的方法,大大提高了整体电路的电源抑制比。Spectre仿真分析结果表明:在-40~100℃的温度范围内,输出电压摆动仅为1.7 mV,在低频时达到100 dB以上的电源抑制比(PSRR),整个电路功耗仅仅只有30μA。可以很好地应用在低功耗高电源抑制比的LDO芯片设计中。     

采用电阻补偿的高PSRR基准电压源设计

与传统的带隙基准电路完全使用p-n结达到高次温度补偿不同,提出利用标准CMOS工艺下不同电阻的不同温度系数,实现温度的高次补偿,大大减小了电路的复杂性和功耗.同时,通过增加电源电压耦合电路,提高电源抑制比,并在输出级利用低压差电压DC转换电路,实现电压转换,提供可调的多种参考电压.该电路采用Chartered 0.35 μm CMOS 工艺实现,采用3.3 V电源电压,在-40～100 ℃范围内,达到低于6 ppm/℃的温度系数,在1 kHz和27 ℃下,电源抑制比达到82 dB.     

一种宽电源电压带隙基准源的设计

提出一种可在宽电源电压范围下工作的带隙基准源设计.由于采用了一些新的结构,使得其电源抑制比和温度稳定性有明显提高.为支持电源管理芯片的休眠工作模式以降低待机功耗,电路中专门设置了一个辅助的微功耗基准,在正常模式下为电路提供偏置,在休眠模式中替代主基准以节省功耗.仿真结果表明,该基准源提供的1.27V基准电压在-20至120℃范围内的最大温漂为3.5mV.当供电电压由3V变化至40V时,基准电压的变化为56μV.在低于10kHz的频率范围内基准源具有大于100dB的电源抑制比.芯片采用1.5μm BCD(Bipolar-CMOS-DMOS)工艺设计与实现.实验结果证实上述设计目标已基本实现.     

一种宽电源电压带隙基准源的设计

提出一种可在宽电源电压范围下工作的带隙基准源设计.由于采用了一些新的结构,使得其电源抑制比和温度稳定性有明显提高.为支持电源管理芯片的休眠工作模式以降低待机功耗,电路中专门设置了一个辅助的微功耗基准,在正常模式下为电路提供偏置,在休眠模式中替代主基准以节省功耗.仿真结果表明,该基准源提供的1.27V基准电压在-20至120℃范围内的最大温漂为3.5mV.当供电电压由3V变化至40V时,基准电压的变化为56μV.在低于10kHz的频率范围内基准源具有大于100dB的电源抑制比.芯片采用1.5μm BCD(Bipolar-CMOS-DMOS)工艺设计与实现.实验结果证实上述设计目标已基本实现.     

低功耗、高性能多米诺电路电荷自补偿技术

提出了一种电荷自补偿技术来降低多米诺电路的功耗,并提高了电路的性能.采用电荷自补偿技术设计了具有不同下拉网络(PDN)和上拉网络(PUN)的多米诺电路,并分别基于65,45和32nm BSIM4 SPICE模型进行了HSPICE仿真.仿真结果表明,电荷自补偿技术在降低电路功耗的同时,提高了电路的性能.与常规多米诺电路技术相比,采用电路自补偿技术的电路的功耗延迟积(PDP)的改进率可达42.37%.此外,以45nm Zipper CMOS全加器为例重点介绍了功耗分布法,从而优化了自补偿路径,达到了功耗最小化的目的.最后,系统分析了补偿通路中晶体管宽长比,电路输入矢量等多方面因素对补偿通路的影响.