基于反馈控制结构的FFT信号处理器设计与FPGA实现

研究了基于FPGA的基-2 FFT算法的设计与实现。为减小硬件资源开销,论文采用蝶形运算单元和控制器单元构成的反馈结构对基-2 FFT处理器的硬件j结构进行了总体设计,采用时序控制方法完成蝶形运算电路设计,采用同步有限状态机(FSM,finite state machine)方法实现了旋转因子系数的产生与控制。并基于Quartus II软件平台,完成了整个FFT处理器电路的FPGA实现,最后通过仿真验证了设计方案的正确性。     

基于FPGA的快速傅里叶变换FFT处理器设计

FFT是DFT的快速算法,广泛应用于语音处理、数字通信、计算机等领域。该设计基于FPGA实现,采用基2时域抽取FFT算法,以倒序输入,顺序输出的方法实现字长为12位的256点FFT变换,将蝶形运算单元设计成为一种只需3个时钟周期就能进行一次蝶形运算的特殊结构,使蝶形运算的时间大大缩减。在系统仿真时以两个正弦波的叠加信号为测试信号,在Modelsim中进行仿真,验证设计的正确性。     

DVB-T接收系统中2k-8k FFT处理器的设计及ROM优化

结合高速、实时快速傅立叶变换的实际需求,设计并实现了一种采用多级级联的同步流水线结构、基于SRAM、SDF(single-path delay feedback)、DIF等结构与方法的2k与8k共享硬件结构的变模FFT处理器.2k/8kFFT处理分解为5/6级基4蝶形单元与1级基2蝶形单元的级联,并对存储旋转因子的ROM面积进行了最优化处理.本FFT处理器整体划分为多个模块,RTL电路全部采用Verilog HDL硬件语言描述,并对其进行了功能一致性仿真验证及RTL综合.     

一种基于高阶近似核DFT的快速实现算法

理论分析优化近似核和基2DIT—FFT结构,提出并实现了一种高阶近似核DFT的快速算法。算法基于高阶近似核,无需三角运算实现FFT并提高了动态范围,基于DIT—FFT算法对DFT进行分解和蝶形运算,有效减少了运算量。理论分析和实验结果验证了方法的有效性,DSP硬件验证了算法的快速性。算法简单且具有广泛的适用性。     

用于全同态加密的数论变换乘法蝶形运算优化及实现

全同态加密(FHE)可以真正从根本上解决云计算时将数据及其操作委托给第三方时的数据安全问题。针对全同态加密中占较大比例的大整数乘法运算优化需求,该文提出一种数论变换乘法蝶形运算的操作数合并算法,利用取模操作的快速算法,分别可将基16和基32运算单元的操作数减少到43.8%和39.1%。在此基础上,设计并实现了数论变换基32运算单元的硬件设计架构,在SMIC 90 nm工艺下的综合结果显示,电路的最高工作频率为600 MHz,面积1.714 mm2。实验结果表明,该优化算法提升了数论变换乘法蝶形运算的计算效率。     

用于全同态加密的数论变换乘法蝶形运算优化及实现

全同态加密(FHE)可以真正从根本上解决云计算时将数据及其操作委托给第三方时的数据安全问题.针对全同态加密中占较大比例的大整数乘法运算优化需求,该文提出一种数论变换乘法蝶形运算的操作数合并算法,利用取模操作的快速算法,分别可将基16和基32运算单元的操作数减少到43.8%和39.1%.在此基础上,设计并实现了数论变换基32运算单元的硬件设计架构,在SMIC 90 nm工艺下的综合结果显示,电路的最高工作频率为600 MHz,面积1.714 mm2.实验结果表明,该优化算法提升了数论变换乘法蝶形运算的计算效率.     

基于MSC8156AMC平台的PRACH基带信号生成

MSC8156AMC具有很强大的处理能力,是LTE解决方案的理想平台,系统基于此平台实现。LTE系统中采用PRACH信道实现物理随机接入,PRACH基带信号生成包含有DFT和长序列的IFFT过程,具有很高的时间复杂度,为满足LTE系统的实时性要求,要选择低运算量的信号处理方案。根据PRACH前导序列的特点,DFT运算可以通过适当的变形采用查表方式实现,避免了大量的复数乘运算。长序列IFFT运算通过Cooley-Turkey算法分解为多级短序列IFFT,减少了运算量。上述方案满足了系统的实时性要求。     

低功耗可配置FFT处理器的ASIC设计

提出了一种低功耗可配置FFT处理器的设计方案和存储器地址产生方法,可进行8点、16点、32点、64点、128点和256点运算.采用基2算法和基于存储器的顺序结构,将长位宽的存储器分成两个短位宽的存储器,并在蝶形单元中将4个实数乘法器减少为3个,进一步降低了功耗.同时,在存储器读写和蝶形单元的运算之间采用流水线结构,以提高处理速度.该FFT处理器采用SMIC 0.18,um CMOS工艺库进行综合及布局布线,芯片核心面积为1.09 mm2,功耗仅为0.69 mW/MHz,实现了低功耗的目标.     

基于FPGA的32位浮点FFT处理器的设计

介绍了一种基于FPGA的1024点32位浮点FFT处理器的设计。采用改进的蝶形运算单元,减小了系统的硬件消耗,改善了系统的性能。详细讨论了32位浮点加法器/减法器、乘法器的分级流水技术,提高了系统性能。浮点算法的采用使得系统具有较高的处理精度。     

高速64点FFT芯片设计技术

针对高速64点FFT(快速傅里叶变换)处理芯片的实现,分析了FFT运算原理,并根据FFT算法原理介绍了改进的FFT运算流图。介绍了FFT处理器系统的各模块的功能划分,并根据FFT处理器结构及其特殊寻址方式,采用Verilog HDL对处理器系统的控制器、双数据缓存、地址生成器、蝶形运算单元以及I/O控制等模块进行了RTL(寄存器传输级)设计,并在ModelSim中对各模块以及整个系统进行功能仿真和验证,给出了部分关键模块的仿真波形图。设计中,注重从硬件实现以及电路的可综合性等角度进行RTL电路设计,以确保得到与期望性能相符的硬件电路。     

Efficient VLSI Implementations of Fast Multiplierless Approximated DCT Using Parameterized Hardware Modules for Silicon Intellectual Property Design

An efficient implementation of discrete cosine transform (DCT) computations are presented based on the so-called shifted discrete Fourier transform (SDFT), a generalization of the conventional DFT (DFT). Due to the simple form of the factorized matrices, the derived architecture can be easily constructed from the cascade of only two types of parameterized hardware modules: butterfly operators and rotators. The butterfly operator performs the conventional butterfly shuffling and addition/subtraction. The rotator that performs plane rotations of two-dimensional (2-D) vectors is designed using carry-save-adder (CSA)-based unfolded pipelined CORDIC architecture where the rotation angles can be approximated with different accuracies using a sequence of bipolar signs. The proposed one-dimensional and 2-D DCT implementations composed of the above two types of parameterized modules can be used as flexible and reusable Silicon Intellectual Property (SIP) for the DCT computation unit to be embedded in system-on-a-chip (SoC) design. The proposed implementations have many features and advantages, including SIP reusability, low complexity, high-throughput, regularity, scalability (easy extension of transform length), and flexibility (approximated DCT with various accuracies).     

一种精简结构的浮点蝶形运算单元设计

论述了一种结构精简且高效的浮点数蝶形运算单元设计,单元内部模块的使用效率接近100%。采用串行全流水线结构设计,与并行结构相比节省了75%的硬件资源消耗。利用按时间抽取(DIT)的快速傅里叶变换(FFT)算法,通过VHDL编程实现了以该蝶形单元为基础的1 024点浮点FFT处理器。QUARTUS II中的仿真结果证明了设计的正确性。该设计已成功应用于一种音频信号分析仪的信号处理部分。     

混合基可重构FFT处理器的设计与实现

本文提出了一种新型混合基可重构FFT处理器,由支持基-2/3FFT的新型可重构蝶形单元和多路并行无冲突的存储器组成,实现了FFT过程中多路数据并行性和操作的连续性.本设计在TSMC28nm工艺下的最高频率为1.06GHz,同时在Xilinx的XC7V2000T FPGA芯片上搭建了混合基FFT处理器硬件测试系统.对混合基FFT处理器的FPGA硬件测试结果表明,本设计支持基-2、基-3和基-2/3混合模式FFT变换,且执行速度达到给定蝶乘器数量下的理论周期值,对单精度浮点数,混合基FFT处理器可提供10-5的结果精度.     

基于博弈论的LTE基站自优化节能方法研究和试验

利用LTE网络的多点协作传输（Co MP）技术,提出了一种基于博弈论的基站自优化节能方法,应用该方法可在基站的控制单元增加1个节能模块,此模块可以通过X2接口交互小区簇内各小区信道信息,使得各小区同频子载波上的发射功率相互博弈,以减少干扰最终达到动态平衡,提高网络容量。通过实验室仿真测试表明,该技术能够在保证网络吞吐量的同时降低系统的能耗,为运营商构建绿色节能的LTE网络提供了参考。     

基于脉动结构和折叠技术的可变长DFT核心运算模块实现

为了达到降低传统DFT硬件资源开销的目的,本文提出了一种基于循环卷积算法结合脉动结构与折叠技术的用于可变长DFT核心运算模块的设计方法及其实现,并通过对实例的仿真和性能分析,证明了基于脉动结构和折叠技术的可变长DFT核心模块的可行性与设计方案的有效性。     

基于Intel AVX2的LTE DFT和IDFT快速算法

通用处理器（GPP,General Purpose Processor）技术的快速发展,为LTE基带信号实时处理提供了一条新的途径。在LTE系统中,DFT和IDFT分别是手机上行发送和基站上行接收中的重要模块。根据3GPP协议,LTE DFT和IDFT处理点数是复合数,文章通过混合基算法以取代直接计算算法,并充分利用GPP平台大存储量的优势及Intel AVX2指令进行并行计算能力,最终使得该算法实现平均每处理1点仅耗时2个cycles,接近FPGA硬件处理性能,满足了LTE系统的实时性要求。经验证,基于GPP平台的DFT和IDFT模块运行结果正确,并且耗时极短。     

New continuous-flow mixed-radix (CFMR) FFT Processor using novel in-place strategy

The paper proposes a new continuous-flow mixed-radix (CFMR) fast Fourier transform (FFT) processor that uses the MR (radix-4/2) algorithm and a novel in-place strategy. The existing in-place strategy supports only a fixed-radix FFT algorithm. In contrast, the proposed in-place strategy can support the MR algorithm, which allows CF FFT computations regardless of the length of FFT. The novel in-place strategy is made by interchanging storage locations of butterfly outputs. The CFMR FFT processor provides the MR algorithm, the in-place strategy, and the CF FFT computations at the same time. The CFMR FFT processor requires only two N-word memories due to the proposed in-place strategy. In addition, it uses one butterfly unit that can perform either one radix-4 butterfly or two radix-2 butterflies. The CFMR FFT processor using the 0.18 /spl mu/m SEC cell library consists of 37,000 gates excluding memories, requires only 640 clock cycles for a 512-point FFT and runs at 100 MHz. Therefore, the CFMR FFT processor can reduce hardware complexity and computation cycles compared with existing FFT processors.     

Fast algorithm for calculation of both Walsh-Hadamard and Fourier transforms (FWFTs)

In the letter a fast and efficient algorithm is presented for calculating both DFT and the WHT. This is achieved through the factorisation of the intermediate transform T into a product of sparse matrices. The algorithm can be implemented using a single butterfly structure, and is amenable for both software and hardware implementations.<>