(Nb,Mg,Al)多元掺杂对ZnO压敏材料电学性质的影响

研究了(Nb,Mg,Al)多元掺杂对ZnO压敏材料电学性能的影响。施主Nb离子的掺杂显著提高了压敏电阻的势垒高度,这与它能提供晶界势垒形成所必需的正电荷和负电荷直接相关。小半径离子Mg和Al易于处在ZnO的填隙位置,适量的掺杂也能提高晶界势垒高度,这与处在填隙位置的金属离子能提供正电荷和负电荷有关。而且填隙掺杂还能有效地改善陶瓷的致密度和均匀度,从而降低了ZnO压敏电阻漏电流、残压比和提高了非线性。(Nb,Mg,Al) 多元掺杂的ZnO压敏电阻的漏电流、残压比和非线性系数分别达到了 0.3 mA、V40kA/V1mA 2.5和a 110。     

Zn2SiO4掺杂对氧化锌压敏电阻性能的影响

采用普通陶瓷工艺制备了Zn2SiO4掺杂的氧化锌压敏电阻,研究了Zn2SiO4掺杂量对氧化锌压敏电阻的致密度,晶粒微观结构,小电流性能和通流能力的影响.结果表明:当Zn2SiO4掺杂量达到0.75％(摩尔分数)时,氧化锌压敏电阻晶粒致密均匀;电学性能得到改善,压敏电压梯度和非线性系数分别高达438 V/mm和85,漏电...     

Bi_2O_3和Sb_2O_3的预复合对ZnO压敏电阻性能的影响

采用固相法对Bi2O3和Sb2O3进行了预复合,并研究了不同比例的Bi2O3与Sb2O3预复合对ZnO压敏电阻致密度,晶粒结构和电学性能的影响。结果表明:当Bi2O3与Sb2O3的摩尔比为0.7:1.0时,ZnO压敏电阻的综合性能最优,其晶粒生长得最为均匀致密,电位梯度达到361V/mm,非线性系数为86,漏电流密度为7×10–8A/cm2;另外,在耐受5kA电流下的8/20μs脉冲电流波后,其残压比和压敏电压变化率分别为2.6和2.5%。     

表面层对TiO2压敏陶瓷电学性能的影响

用电子陶瓷工艺制备了(La,Sr)掺杂的TiO2压敏-电容双功能元件,其压敏电压(V1mA)为8～38V·mm-1,非线性系数为3～5.5,介电常数可达105。样品的压敏电压受表面层影响显著,随着厚度的减少,V1mA从27～38V·mm-1降至8～15V·mm-1,但非线性系数与介电常数受表面层的影响甚小,这主要与烧结后在冷却过程中,空气中的氧在样品表面沿晶界扩散所形成的表面"氧化层"有关。     

掺杂La2O_3的ZnO-Pr_6O_(11)系压敏陶瓷材料

研究了掺杂La2O3对ZnO-Pr6O11系压敏陶瓷的电性能和衰变特性的影响。试验结果表明:随La2O3添加量的增加,压敏电压(V1mA)和非线性系数(α)增加,漏电流(IL)减少。掺杂La2O3的ZnO-Pr6O11系压敏陶瓷性能稳定,具有良好的抗老化作用。     

TiO_2系压敏陶瓷施主掺杂研究

研究了Ta2O5和Nb2O5掺杂对TiO2系压敏陶瓷电性能的影响。采用电子陶瓷制备工艺,制备了两组TiO2系压敏陶瓷,借助热电子发射理论,分析了样品的I-V特性及介电频谱特性。结果发现,Ta2O5掺杂的样品具有最低的压敏电压(E10mA=5.03 V.mm–1)和最大的视在介电常数(εra=1.5×105)。     

Nb_2O_5掺杂量对ZnO压敏电阻器性能的影响

通过掺杂微量Nb2O5制备了ZnO压敏电阻器,运用扫描电子显微镜(SEM)和电性能测试手段分析了Nb2O5掺杂对ZnO压敏电阻器微观结构和电性能的影响,测量了晶界势垒高度φH,并探讨了其对ZnO压敏电阻器性能的影响。结果表明:掺杂适量的Nb2O5可以明显改善ZnO压敏电阻器的微观结构和电性能;当Nb2O5的掺杂量为摩尔分数0.10%时,所制ZnO压敏电阻器的晶粒尺寸最大,且压敏电压V1mA、非线性系数α和φH值分别为174V,30和0.463 eV。     

SnO2压敏陶瓷掺杂MnO2的制备和性能研究

采用MnO2部分替代ZnO的方法固相烧结制备了SnO2-ZnO Ta2O5基压敏陶瓷。研究了Zn,Mn共同掺杂对SnO2微观结构和电学性能的影响,发现少量Mn的替代掺杂可以改善SnO2压敏陶瓷的非线性并显著提高其电压梯度。当MnO2的摩尔分数为0.25%时,样品的非线性达到了21.37,电压梯度为422 V/mm,泄漏电流为72.12 μA/cm2。造成这种变化的主要原因是Mn补充了SnO2晶格中ZnO原有的不溶部分,通过固溶反应产生了受主缺陷离子Mn″Sn,增大了受主浓度,促进了势垒的形成。同时,Mn在SnO2晶格中的溶解度较低,容易在晶界层析出,阻碍晶粒生长,增加了电压梯度。     

四价添加剂掺杂ZnO压敏电阻器的性能

基于理论研究的结果,用固相法研究了四价添加剂对ZnO压敏电阻器性能的影响和作用机理.结果表明,优选的四价添加剂掺杂能有效降低ZnO晶粒的电阻率和残压比;通过提高晶界氧的电离度,可使晶界势垒高度上升,提高了ZnO的压敏电压梯度.     

氧化锌避雷器阀片

研究了掺杂及工艺对ＺｎＯ阀片电性能的影响。结果表明：适量加入ＴｉＯ２可以降低残压比，改善通流能力；适量加入ＳｉＯ２可以降低漏电流及冲击后的电压变化率；样品经缓慢升温处理后，可以降低漏电流，提高寿命和可靠性。     

ZnO压敏陶瓷的PVA系水基流延成型工艺及其性能

采用聚乙烯醇(PVA)系水基流延成型工艺制备了ZnO压敏陶瓷的水基流延膜。用粒度分析、粘度测量和动态机械热分析等方法研究了各组分对水基流延浆料性能的影响,用扫描电子显微镜和X射线衍射仪研究了水基流延膜的微观结构和物相组成。结果表明:在浆料质量比(陶瓷粉体:去离子水:分散剂:粘结剂:增塑剂:表面活性剂)=100:84.6:1:6:5.4:3时,所制水基流延膜无缺陷且微观结构均匀;另外,该流延膜经900℃烧结后具有良好的电性能:电压梯度E1mA=112.4 V/mm,非线性系数=34.6,漏电流密度JL=0.5×10–6A/cm2。     

基于HfO2栅介质的Ga2O3 MOSFET器件研制

采用金属有机化学气相沉积(MOCVD)方法在(010) Fe掺杂半绝缘Ga2O3同质衬底上外延得到n型β-Ga2O3薄膜材料,材料结构包括400 nm的非故意掺杂Ga2O3缓冲层和40 nm的Si掺杂Ga2O3沟道层.基于掺杂浓度为2.0×1018 cm-3的n型β-Ga2O3薄膜材料,采用原子层沉积的25 nm的HfO2作为栅下绝缘介质层,研制出Ga2O3金属氧化物半导体场效应晶体管(MOSFET).器件展示出良好的电学特性,在栅偏压为8V时,漏源饱和电流密度达到42 mA/mm,器件的峰值跨导约为3.8 mS/mm,漏源电流开关比达到108.此外,器件的三端关态击穿电压为113 V.采用场板结构并结合n型Ga2O3沟道层结构优化设计能进一步提升器件饱和电流和击穿电压等电学特性.     

大通流高电压高α值ZnO压敏电阻器

研究了 Zn O压敏电阻器的通流量、非线性系数α值及压敏电压与粉料粒径和 Sb2 O3含量的关系。研究结果表明 ,适当添加 Sb2 O3,将粉料超细粉碎 ,可以制成通流量 4× 10 3A/ cm2、α值 110、压敏电压 380 V/ mm的 Zn O压敏电阻器。     

(Sr_(0.95)Ca_(0.05))TiO_3压敏电阻器的研究

分析了CaTiO3掺杂量对SrTiO3压敏电阻器显微结构与电性能的影响规律。结果表明,随着CaTiO3掺杂量的增加,V10mA逐渐变小,α先增大后变小,tanδ先减小后增大。当x(CaTiO3)为5%时,α最高。同时优化了受主掺杂剂Na2CO3、Li2CO3掺杂量和还原烧结温度及保温时间。在基料(Sr0.95Ca0.05)TiO3中掺入施主掺杂剂0.3%Nb2O5+0.2%La2O3和受主掺杂剂0.4%Na2CO3+0.2%Li2CO3(以上均为摩尔分数),在1400℃的还原温度下烧结并保温2h,可以获得V10mA≤6.5V,α≥4.6,C≥3.4×10–9F/cm2,tanδ≤22×10–2的压敏电阻器材料。     

Standby/active mode logic for sub-1-V operating ULSI memory

New gate logics, standby/active mode logic I and II, for future 1 Gb/4 Gb DRAMs and battery operated memories are proposed. The circuits realize sub-l-V supply voltage operation with a small 1-μA standby subthreshold leakage current, by allowing 1 mA leakage in the active cycle. Logic I is composed of logic gates using dual threshold voltage (Vt) transistors, and it can achieve low standby leakage by adopting high Vt transistors only to transistors which cause a standby leakage current. Logic II uses dual supply voltage lines, and reduces the standby leakage by controlling the supply voltage of transistors dissipating a standby leakage current. The gate delay of logic I is reduced by 30-37% at the supply voltage of 1.5-1.0 V, and the gate delay of logic II is reduced by 40-85% at the supply voltage of 1.5-0.8 V, as compared to that of the conventional CMOS logic     

氧化物掺杂ZnO-Ba_(0.8)Sr_(0.2)TiO_3复合陶瓷的制备及电性能研究

采用固相法制备了氧化物掺杂ZnO-Ba0.8Sr0.2TiO3复合陶瓷,并利用X射线衍射仪和扫描电子显微镜对其晶相及微观形貌进行了观测;另外,研究了氧化物掺杂对陶瓷介电性能及压敏性能的影响。结果表明,当掺杂摩尔分数为0.50%的Bi2O3和0.50%的Sb2O3时,陶瓷在室温下的εr为36402,tanδ为0.065;在此基础上继续掺入0.25%的MnO和0.35%的Cr2O3,陶瓷的非线性系数α为5.4,漏电流IL为1.5×10–6A/mm2,压敏电压为3.0V。Bi2O3、Sb2O3、MnO和Cr2O3掺杂使ZnO-Ba0.8Sr0.2TiO3复合陶瓷的介电性能和压敏性能同时得到了有效提高。     

Small-area GaAs-GaAlAs heterostructure light-emitting diode with improved current confinement

A new type of high-radiance GaAs-GaAlAs heterostructure light-emitting diode (l.e.d.) with confinement of the light-emitting area by contact resistance is described. Single heterostructure l.e.d.s of this type with active-region doping of p=3×1018 cm?3 exhibit external quantum efficiency of 1% and a 3 dB modulation cutoff frequency of 66 MHz. Second-harmonic distortion was measured at below 40 dB at a 30 mA peak-peak modulation current and 50 mA direct current (=7.0 kA/cm2).