一种综合型FPGA布局算法

FPGA的快速发展对EDA软件提出了更高的要求,布局是EDA流程中重要的一环。现有的FPGA布局算法单独应用于解决布局问题时或需要耗费太长时间,或不能给出质量较高的解。提出一种改进的综合型算法以解决FPGA布局问题,它结合了二次线性规划算法和模拟退火算法并做出相应改进,使得算法可以在较短的时间内给出质量较高的布局结果。     

反熔丝FPGA布局布线算法研究

介绍了反熔丝FPGA及其布局布线算法的研究现状,讨论了目前最为流行的FPGA布局布线的基本原理与实现方式.针对反熔丝FPGA的结构对布局布线算法进行了改进,并在CAD实验平台上实现了改进算法.为了验证改进算法的性能,提出一种常见结构的反熔丝FPGA,并针对几个典型电路进行布局布线.实验结果表明,改进算法可以提高反熔丝FPGA布局布线的效率以及电路速度.     

可编程逻辑阵列分段递进优化布局算法研究

为了提高FPGA(Field Programmable Gate Array)的布通率并优化电路的连线长度,在模拟退火算法的基础上,该文提出一种新的FPGA布局算法。该算法在不同的温度区间采用不同的评价函数,高温阶段采用半周长法进行快速优化布局,低温阶段在评价函数中加入变量因子并进行适度的回火处理,以此来优化布局。实验表明,该算法提高了布通率,优化了连线长度,与最具代表性的VPR(Versatile Place and Route)布局算法相比布线通道宽度提高了近6%,电路总的连线长度降低了4~23%。     

反熔丝FPGA线长驱动布局算法

针对反熔丝FPGA的结构特点,提出了一种线长驱动的反熔丝FPGA布局算法.该算法基于VPR的模拟退火布局算法,针对反熔丝FPGA垂直布线资源有限的特点,提出了新型的成本函数并在CAD实验平台上予以实现.实验结果表明,与VPR布局算法相比,该方法不仅优化了线网总长度,使得线网总长度平均减少了12%,同时还减少了编程的通路反熔丝数目.     

DLMS高速自适应滤波器的FPGA实现

在分析传统自适应滤波算法的基础上,针对自适应滤波器的硬件实现,采用一种适合FPGA实现的DLMS算法。使用VHDL语言完成设计,仿真实验验证了设计的正确性,经过编译和布局布线后对改进算法和传统算法进行了比较,结果表明改进算法在增加硬件消耗较少的情况下有效提高了系统工作频率。     

最大流算法应用于二次线性规划布局合法化过程

以力导向为基础的解析型算法如今越来越多地被应用到FPGA布局问题当中去,二次线性规划算法便是其中一种,其使用数学的方法求解拉力模型矩阵,以得到理论的最优解。但在实际的算法实现当中,二次线性规划虽体现出了其较快求解的特性,其解却存有重叠的问题,尚需进一步合法化以解决重叠问题。现有的合法化过程一般较为随意,并无系统性算法,导致最终解质量下降。文章将合法化过程加以抽象,转化为最大流算法的问题,以求得最优合法的解。     

面向椭圆曲线密码的处理器并行体系结构研究与设计

在研究椭圆曲线密码算法的处理特征以及有限域层上的并行调度算法基础上,采用指令级并行和数据级并行方法,提出了面向椭圆曲线密码的并行处理器体系结构模型,并就模型的存储结构进行了分析。基于该模型实现了一款验证原型,在FPGA上成功进行了验证测试并在0.18μm CMOS工艺标准单元库下进行逻辑综合以及布局布线。实验证明提出的并行处理器体系结构既能保证椭圆曲线密码算法应用的灵活性,又能够达到较高的性能。     

FPGA引脚分配方案的分析与改进

本文研究了二分图算法和蚁群算法，在FPGA引脚分配上的应用，这两种算法各有优缺点。本文在这两种算法的基础上提出了一种混合算法，用于提高FPGA引脚分配的效率。经过验证得知，混合算法能有效提高FPGA引脚的实际分配效率。     

一种基于半监督AdaBoost模型树的FPGA性能表征方法

提出了一种基于半监督自适应增强(Ada Boost)模型树的建模方法,用于现场可编程门阵列(FPGA)的性能表征。该方法以半监督学习方式,构建了FPGA性能关于FPGA架构参数的解析模型,同时采用Ada Boost算法提高FPGA性能模型的预测精确度。使用VTR(Verilog To Routing)电路集,基于该方法构建的性能模型在预测FPGA上实现的应用电路面积时,平均相对误差(MRE)为4.42%;预测延时的MRE为1.63%;预测面积延时积时,MRE为5.06%。与全监督模型树算法以及现有的半监督模型树算法相比较,该方法构建的FPGA实现面积模型的预测精确度分别提高了39%,26%。实验结果显示,该方法在确保较少的时间开销前提下,构建了具有高预测精确度的FPGA性能模型,提供了一种高效的FPGA性能表征方法。     

基于FPGA的字符串匹配算法

在全字节比较法的基础上提出了一种基于FPGA的子字符串LUT重用算法。该算法通过位宽扩展．以及流水线问字符串、LUT共享，用低端FPGA成功解决了高速字符串匹配问题，与传统字符串匹配算法相比．该算法大幅缩小了匹配算法芯片资源的占用率，是一种高效的并行多模式字符串匹配算法。