一种高速低功耗直接数字频率合成器的设计与实现

根据直接数字频率综合(DDS)的原理，采用各种优化技术，设计了一种高速低功耗直接数字频率合成器。详细介绍了电路结构及优化方法。电路采用Xilinx公司的Virtex器件实现，取得了较好的整体性能。     

一种新的正交直接数字频率合成器设计方案

为了提高正交直接频率合成器输出频谱纯度和降低逻辑单元占用率,提出了一种新的分解二阶多项式近似算法。这种算法是将正(余)弦函数分解为几个相关函数,进行二阶多项式近似。与传统二阶多项式近似算法相比,该算法输出频谱纯度较高,无杂散动态范围(SFDR)可达到99.3dBc;该算法所占用的逻辑单元比二阶多项式近似算法减少20%。实验表明,在设计高频谱性能的正交直接数字频率合成器(Quadrature-DDFS)方面,该算法具有明显优势。     

一种基于非均匀分段线性插值的直接数字频率合成器

提出了一种基于非均匀分段线性插值的直接数字频率合成器（DDFS）的设计方法．在所设计的DDFS的相位幅度转换模块中．通过对正弦函数的0到π/2段进行非均匀分段,然后在每一段中采用线性插值近似实现．采用此方法。在八分段、十四分段情况下DDFS的无杂散动态范围（SFDR）值分别达到64．7dB、73．3dB。     

一种高效实用的直接数字频率合成器的设计和实现

在介绍DDS原理和特点的基础上，充分利用正弦函数的对称性，给出了DDS的一种实现方案，详细阐述了用FPGA实现该方案的方法，文章的最后给出了仿真结果。     

直接数字频率合成器的设计及FPGA实现

直接数字频率合成器(DDS)通常使用查表的方法实现相位和幅值的转换，文章介绍了一种基于CORDIC算法的DDS。CORDIC算法在三角函数合成上有着广泛的用途，作者从DDS的一般结构和CORDIC算法的基本原理出发．深入探讨了基于CORDIC算法的DDS各部件的结构和FPGA实现。     

基于EP1K30QC208的直接数字频率合成器设计

讨论了几种不同类型的数字频率合成技术,对比了直接数字频率合成(DDS)和其他频率合成方法的优缺点.以FPGA为基础,采用硬件描述语言来设计一种新型的频率合成器.实验结果证明该直接数字频率合成器具有带宽很宽、相位噪声低、频率分辨率很高的优点.在各种仪器或设备中使用该频率合成器,整体上可降低系统成本,提高系统的集成度和可靠性.     

用VHDL设计直接数字频率合成器

应用EDA技术，以FPGA／CPLD器件为核心，用VHDL语言设计直接数字频率合成器。本文给出了他的工作原理、设计方法和主要的程序代码。采用FPGA设计的直接数字合成器不仅可方便地实现各种比较复杂的调频、调相和调幅功能，而且具有良好的实用性。     

一种新颖的捷变频频率合成器设计

提出了一种新颖的直接频率合成器方案,实现了优于3μs的捷变频指标.采用直接数字频率合成器(DDS)实现细步进跳频,通过切换混频本振、分段开关滤波、直接倍频方式拓展输出带宽.分析了关键指标和技术难点,给出了解决措施.该频率合成器实测结果满足指标要求,具有工程应用价值.     

基于FPGA的直接数字频率合成器的设计和实现

介绍了利用Altera的FPGA器件（ACEX EP1K50）实现直接数字频率合成器的工作原理、设计思路、电路结构和改进优化方法。     

Reduced-Memory Direct Digital Frequency Synthesizer Using Parabolic Initial Guess

Based on the parabolic approximation, which was recently introduced by the authors, a new architecture for sine-output direct digital frequency synthesizers has been developed. Due to using this approximation, and also considering several memory-reduction techniques, the proposed architecture is so designed that needs only 728 bits read-only memory for mapping a 12-bit phase address to 10-bit sine amplitude. The synthesizer has also been implemented and the experimental results show its desired operation and performance.     

一种基于最佳平方逼近算法的数字频率综合器

提出一种基于最佳平方逼近算法的数字频率综合器的设计方法,同时采用非均匀分段纠正误差方式对输出正余弦波形进行优化。通过MATLAB系统仿真分析结果表明,采用这种新方法设计的数字频率综合器性能具有精度高、误差小和结构简单的优点,最差情况下的无杂散动态范围(SFDR)小于-80dBc。     

Analysis and comparison of Direct Digital Frequency Synthesizers implemented on FPGA

The Direct Digital Frequency Synthesizer (DDFS) is a critical component routinely implemented in communication or signal processing systems.     

小数分频频率合成器的设计

采用Σ-Δ调制小数分频器设计的频率合成器与传统的PLL(锁相环)频率合成器相比具有明显的优越性,它可以提供宽的频率范围、极高的频率分辨率、低的单边带相位噪声以及良好的杂散性能.介绍了利用该技术实现的小数分频频率合成器的原理和设计,并给出了设计结果.     

基于AD9901设计的高速频率合成器

介绍了一种基于Analog Devices公司生产的新型超高速鉴相器AD9901的跳频通信用高速频率合成器的设计方案和该方案所具有的提高频率合成器频率转换速度的特点，还详细介绍了该频率合成器的工作原理，并对它的主要性能参数进行了分析。     

高性能数字频率合成器的设计与实现

通过对直接数字频率合成技术的研究,采用单片机AT89S51控制DDS芯片AD9854设计出一种高性能直接数字频率合成器。该数字频率合成器采用并行通信的方式传输控制字,通过改变控制字来改变输出频率,得到所需频率的正弦波。软件上采用菜单式、全部键盘控制方式。用4×4矩阵键盘控制,进行功能选择以及设置频率、幅度和相位控制字。界面显示用带中文字库的液晶TS-12864显示,实现了良好的人机交互,系统操作使用方便。用单片机控制DDS数字芯片实现的数字频率合成器,有着比模拟频率合成器更好的抗干扰性、频率分辨率和频谱纯度,同时有着更小的体积。系统经测试得到所需频率的正弦波,数字频率合成器设计成功。     

基于单片机的直接数字频率合成器的设计

直接数字频率合成具有一系列优点,如频率切换速度快、频率分辨力高、频率和相位易于控制等。DDFS可以产生各种所需要的波形。根据直接数字频率合成的原理,利用80C51单片机、数/模转换器DAC0832以及一些外围电路设计了一种正弦波发生器。该系统电路设计简单、频率控制灵活,具有良好的实用性和可扩展性,不仅可用于正弦波的发生,还可根据存储器中存放的不同波形数据,输出其他波形。     

Direct Digital Frequency Synthesis Based on a Two-Level Table-Lookup Scheme

In this work, a new direct digital frequency synthesizer (DDFS) is proposed, which is based on a new two-level table-lookup (TLTL) scheme combined with Taylor’s expansion. This method only needs a lookup-table size of total bits, one multiplier, one n × 3n/4-bit multiplier and two additional smaller multipliers, to generate both sine and cosine values (where n is the output precision). Compared with several notable DDFS’s, the new design has a smaller lookup-table size and higher SFDR (Spurious Free Dynamic Range) for high-precision output cases, at comparable multiplier and adder complexities. The DDFS is verified by FPGA and EDA tools using Synopsys Design Analyzer and UMC 0.25 μm cell library, assuming 16-bit output precision. The designed 16-bit DDFS has a small gate count of 2,797, and a high SFDR of 110 dBc.

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基于BLF时钟的RFID低功耗数字基带设计

提出了一种符合ISO/IEC 18000-6C协议中关于时序规定的射频识别(RFID)无源标签芯片低功耗数字基带处理器的设计.基于采用模拟前端反向散射链路频率(BLF)时钟的方案,将BLF的二倍频设置为基带中的全局时钟,构建BLF和基带数据处理速率之间的联系;同时在设计中采用门控时钟和行波计数器代替传统计数器等低功耗策略.芯片经TSMC 0.18 μmCMOS混合信号工艺流片,实测结果表明,采用该设计的标签最远识别距离为7 m,数字基带动态功耗明显降低,且更加符合RFID协议的要求.