并行AES算法加密解密电路的高效实现

介绍了AES算法的基本原理,为了在加密和解密过程中轮操作能够共用,结合算法的结构特点,设计了等效的轮操作结构,使用迭代的方式设计了通用的AES算法加密解密电路结构,通过外部输入信号控制其工作在加密或解密状态,整个加密解密系统电路由6个AES算法核并行组成,以提高算法处理速度.综合仿真结果显示,系统电路时钟频率为177.9 MHz,处理速度达到5.69Gb/s.     

高级加密标准AES的高速实现

文章分析了AES算法自身的特点,对轮变换内部的执行进行了合并和简化,并且解开算法内部的轮变换,代之以流水线的方式实现,从而高速实现了AES算法加解密。     

针对AES加密算法的研究及其FPGA实现

旨在对AES加密算法进行研究,并采用Nios Ⅱ CPU的SOPC集成实现方式,基于FPGA设计出了具有加解密功能的、密钥可配置的、资源利用和吞吐量都十分理想的SOPC加密系统.系统轮变换通过状态机进行控制,采用加密内部和解密外部的密钥扩展方式,大大提高了系统的实现速度.     

基于低成本FPGA的AES密码算法设计

主要介绍在逻辑资源少的现场可编程门阵列（FPGA）上实现高级数据加密标准（AES）算法设计。首先描述了AES加密算法,并在FPGA上优化实现AES算法,设计结构采用多轮加密共用一个轮运算的顺序结构,加密和解密模块共用密钥扩展模块,减少资源占用,在低时钟频率下保持较高的性能。采用了16位的并行总线通信接口,利用先进先出缓冲器（FIFO）对输入输出数据进行缓存。最后通过仿真和实测表明,在50MHz时钟下加解密速率可达530Mb/s。     

资源共享的并行AES加密/解密算法及实现研究

随着密码分析技术的进一步发展,高级加密标准(AES)逐渐取代了以往的数据加密标准(DES),成为新一代数据加密标准。现阶段,在应用AES算法的过程中,还存在一些问题,主要表现为吞吐率低、资源消耗大、无法分别实现加密和解密等。文章主要针对在消耗较少资源的条件下获取较高吞吐率的AES加密/解密算法进行研究。     

基于NiosⅡ用户自定义指令的AES算法实现

提出一种采用AES算法和RSA算法相结合的混合加解密算法,并采用Altera的NiosⅡ软核用户自定义指令功能实现该混合加解密算法.文中主要对该混合加解密算法中的AES算法进行了设计、论述,通过对AES算法的轮变换和密钥扩展两部分算法的分析,并在NiosⅡ软核上实现其自定义指令,就可以使用简单的几条语句快速地实现AES...     

可兼容AES-128、AES-192、AES-256串行AES加密解密电路设计

通过分析AES算法的基本原理,对算法中的AES-128、AES-192、AES-256三种不同的加密解密模式进行了综合设计,有效地利用了公共模块,与单个分别实施各个加密解密模式相比,大大减少了硬件电路面积.针对目前AES实现方法中的key产生模块进行了理论分析,提出了一种新的实现电路结构.设计出的串行AES硬件加密解密电路经综合后得到的芯片面积为31 286门,最高工作频率为66MHz,可以满足目前的大部分无线传感网络的数据交换速率的需求.     

AES算法的FPGA优化实现

简要介绍了新一代高级加密标准AES算法（Rijndad）的设计原理，对其实现流程进行了详细阐述。以资源优化为目标，在对轮操作进行简化合并的基础上，完成了该算法加密部分的FPGA优化实现。     

AES加密算法在防空系统中的应用

在防空系统中，大量数据以明文形式存储于数据库和文件中。为了保障重要数据的安全性，需要对这些数据进行加密后再存储。讨论了数据库加密的方式和加密粒度，选择了高安全性能的AES算法作为加密算法。对AES算法的基本原理进行了介绍，并根据实际应用设计了加密／解密模块处理方法和流程。采用C＋＋语言实现了AES算法的动态链接库，应用到防空系统的数据库加密和配置文件加密中。实现结果表明，该方法具有较高的安全性能，同时又易于实现，具有良好的推广价值。     

AES的小面积实现

论文简要介绍了新的高级加密标准AES算法(Rijndael)的加密解密流程,给出了AES的IP核实现,重点分析了小面积实现的关键。这种设计占用资源少,适合对速度要求不高的低端加密芯片。