实时目标跟踪系统处理平台设计及快速算法研究

为解决电视捕获跟踪瞄准系统中系统的实时性与算法复杂性之间的矛盾,设计了以高性能的DSP芯片TMS320C6416为核心处理器,结合大规模可编程逻辑器件CPLD进行逻辑控制以及现场可编程门阵列FPGA对采集的视频数字图像做预处理的实时目标识别跟踪处理平台。同时改进了目标识别算法,提出一种基于遗传算法的快速图像相关匹配算法。重点介绍了该实时数字图像处理系统的硬件组成、工作原理和新的图像相关匹配算法。结果表明系统具有较高的实时性和稳定性。     

基于粒子滤波的机载目标跟踪系统设计

基于微小型机载成像跟踪系统设计思想及需求,设计并实现了以高性能的DSP芯片TMS320-DM642为核心处理器,结合可编程逻辑器件CPLD和FPGA的实时图像跟踪处理平台。平台采用基于粒子滤波的目标跟踪算法,实现对目标的实时跟踪。采用卡尔曼滤波器,提高了粒子的利用效率,在改进了算法实时性的同时解决了图像跟踪系统的延时性问题,提高了跟踪系统的稳定性。算法仿真结果表明,与传统相关匹配算法相比,基于粒子滤波的跟踪算法具有更好的鲁棒性和实时性,能满足机载成像跟踪系统实时图像跟踪的要求。     

图像跟踪系统中视频处理的硬件设计

图像跟踪系统利用标准电视信号作为信息源,对其进行数字化处理,从而实现目标跟踪.基于对跟踪算法的研究,图像跟踪系统采用了DSP(数字信号处理器) EPLD(电可编程逻辑器件)的结构.而视频处理作为整个图像跟踪系统中的重要部分主要完成A/D采样、D/A转换、系统时基信号产生和视频信号叠加等功能.视频叠加负责将D/A转换后的视频信号、波门、十字丝、字符和二值图像进行模拟叠加并送至显示器进行显示.文中主要介绍了视频处理的硬件设计思路,并讨论了其中一些关键部分的具体实现.     

基于TMS320C6416的PCI接口视频跟踪平台设计

设计了基于目前高性能数字信号处理器TMS320C6416为核心,结合大规模可编程逻辑器件CPLD进行逻辑控制以及现场可编程门阵列FPGA对采集的视频数字图像做预处理的PCI接口的实时目标识别跟踪处理平台。利用PCI总线将实时采集的图像送往上位机显示和后续处理。解决了以往跟踪系统处理速度慢、跟踪板卡与上位机通讯板卡分离的缺点。本文重点介绍了该PCI接口的实时数字图像处理系统的硬件组成、工作原理、PCI驱动程序设计和DSP软件设计。实验结果表明系统具有较高的实时性和稳定性。     

一种嵌入式实时跟踪系统的设计与实现

设计了一种视频跟踪器,它以高性能DSP芯片TMs320Vc5416作为中央处理器,结合现场可编程门阵列(FPGA)构成外围电路逻辑控制,搭建了硬件跟踪平台,并在此系统中实现了用Kalman滤波估计目标位置和Mean Shift算法跟踪的目标位置自适应加权求和,作为目标最终跟踪结果的跟踪算法,有效减少了相同颜色背景的干扰.实验结果表明,本系统具有良好的跟踪性能,满足实时性要求.     

机载多传感器实时图像跟踪系统研究

针对某型号机载光电吊舱的总体性能技术指标，研制了一种多传感器实时图像跟踪处理系统，该系统在硬件上以高速数字信号处理器（DSP），大规模复杂可编程逻辑器件（CPLD）及微处理器为核心，采用模块化流水线处理结构，实现目标图像的实时跟踪，在系统软件上提出一种高效的快速相关算法，建立相关跟踪置信度评估，模板自适应刷新、相似目标辨识，目标丢失判断和再捕获等准则，有效地提高目标跟踪的稳定性和鲁棒性，该系统进行了大量复杂地面背景条件下的目标跟踪试验，取得了满意的结果。     

多模红外亚成像目标识别跟踪小型化智能系统

对多模红外亚成像目标识别与跟踪小型化智能系统设计进行了讨论,分析了多CPU并行工作模型,双模图像融合识别模型及高精度锁相成像,最优亚成像相位控制,小型化,多CPU资源共享,多CPU通信控制等多种优化技术,提出系统小型化设计方案,最后给出了基于专用快速低功耗TMS320C50DSP芯片和可编程逻辑器件XC95108的系统实现。系统具有对进行相位控制的红外玫瑰线连续一维扫描信号进行快速同步采集和方位转换,二维准致密图像快速识别与跟踪等功能。调试结果表明,系统成像稳定清晰,能实时进行图像目标认识与跟踪。     

实时红外成像跟踪处理器的研究

研究了一种基于DSP FPGA结构的跟踪系统,实现了对红外成像目标的实时跟踪。硬件上以DSP为主控制器件,大规模现场可编程逻辑器件(FPGA)为辅助控制器件;软件算法以经典相关匹配算法为基础,建立了相关置信度评估,模板更新,目标丢失判断以及目标再捕获等准则,有效地提高了跟踪的稳定性和抗干扰能力。试验表明,该系统能够较好的实现复杂背景下目标的稳定跟踪。     

超分辨小型高速目标识别系统

本文分析了红外玫瑰线扫描超分辨成像原理,提出小型化高速目标识别系统设计方案,给出了基于专用快速低功耗DSP芯片和可编程逻辑器件的系统实现.与文[3]实现的系统相比较研究表明,该系统具有体积小,图像分辨率高,目标检测概率大等优点.     

基于USB接口的高速图像采集系统设计

以CMOS图像传感器OV7620为数据源,结合USB接口、复杂可编程逻辑器件CPLD、DSP设计了高速图像采集系统,详细叙述了系统的基本原理、DSP的HPI与USB控制器的接口电路、USB控制器固件程序开发和主机端应用程序的设计方法.     

基于CPLD和DSP的高速图像采集技术研究

介绍了一种基于复杂可编程逻辑器件(CPLD)和数字信号处理器(DSP)的图像采集系统.系统采用增强型视频输入处理芯片SAA7111A完成视频信号的A/D转换,大大减小了电路的复杂度;利用CPLD,采用全硬件方式实现了两组图像存储器的轮换存储;并利用CPLD极大的灵活性,巧妙地使两组存储器作为DSP与SAA7111A之间的共享内存,摆脱了传统双口RAM数据传输占用大量系统资源的瓶颈,实现了实时高速图像采集的设计目的.     

基于FPGA和DSP的高速图像处理系统

为了提高图像处理系统的高性能和低功耗,提出了一种基于FPGA和DSP协同作业的高速图像处理嵌入式系统,其中DSP为主处理器,负责图像处理,而FPGA为协处理器,负责系统的所有数字逻辑。整个系统中FPGA和DSP的工作之间形成流水,同时借助于单片双口RAM(CY7C025AV-15AI)完成两者的通信,比使用单片DSP建立的处理系统性能提高25%左右。该系统具有可重构性,方便其他的算法于该系统上实现。     

基于TMS320C6203 DSP的实时红外图像处理系统

遵从模块化设计思想，提出了以11公司的高性能数字信号处理器TMS320C6203为核心器件的实时红外图像处理系统的设计方案，结合大规模可编程逻辑阵列CPLD进行逻辑控制和现场可编程门阵列FPGA对采集的红外图像进行预处理，完成对图像的实时采集和图像目标的实时处理。     

DSP实时处理平台的图像采集模块的设计

提出了一种DSP实时图像处理平台，并详细介绍了基于此平台的视频图像信号采集系统的设计。系统的开发采用了功能强大的视频解码芯片SAA7114H和可编程逻辑门阵列器件（CPID）。在实际应用中，该模块作为前端图像采集部分取得了良好的效果。     

基于多核DSP 的微光与红外图像彩色融合系统

针对微光与红外图像彩色融合实时性强、数据量大的特点,提出了一种基于多核DSP 的微光与红外双波段图像实时融合系统。选用Altera 公司带串行收发器的FPGA Cyclone IV 完成图像的采集、预处理和外围设备的控制,采用TI 公司最新的8 核高性能DSP TMS320C6678 完成图像融合。通过SRIO(Serial RapidIO)接口实现两者之间的数据传输,完成双波段图像融合和色彩传递,将彩色图像的颜色信息传递给融合图像。该系统可以实现有效的图像融合和色彩传递,适合双波段视频自然感彩色融合系统应用。     

基于多DSP与FPGA的实时图像处理系统设计

为解决高速数字图像处理系统和实时性相冲突的要求,设计了以多DSP（数字信号处理器TMS320C6416）和现场可编程门阵列（FPGA）相结合的实时图像处理系统。重点介绍了该系统的硬件资源选择、基本组成、工作原理、电源设计、DSP引导方式以及软件设计等,通过对每秒25帧14位640×512像素的数字图像处理结果表明,该系...     

舰载搜索雷达稳定平台控制系统设计

在舰载搜索雷达中,采用现场可编程门阵列(FPGA)和数字信号处理(DSP)芯片为硬件基础。运用改进型比例积分微分(PID)控制算法,实现稳定平台控制系统数字化设计,提高了系统性能和可靠性。     

Design and implementation of robust visual servoing control of an inverted pendulum with an FPGA-based image co-processor

This paper presents the design and implementation of robust real-time visual servoing control with an FPGA-based image co-processor for a rotary inverted pendulum. The position of the pendulum is measured with a machine vision system. The pendulum used in the proposed system is much shorter than those used in published vision-based pendulum control system studies, which makes the system more difficult to control. The image processing algorithms of the machine vision system are pipelined and implemented on a field programmable gate array (FPGA) device to meet real-time constraints. To enhance robustness to model uncertainty and to attenuate disturbance and sensor noise, the design of the stabilizing controller is formulated as a problem of the mixed H₂/H_∞ control, which is then solved using the linear matrix inequality (LMI) approach. The designed control law is implemented on a digital signal processor (DSP). The effectiveness of the controller and the FPGA-based image co-processor is verified through simulation and experimental studies. The experimental results show that the designed system can robustly control an inverted pendulum in real-time.     

基于DSP Builder的FIR滤波器的设计与实现

现场可编程门阵列(FPGA)器件以其灵活的可配置特性,可以很好地解决并行性和速度问题而广泛应用于数字信号领域,但使用VHDL或VerilogHDL语言进行设计的难度较大.提出了一种采用DSP Builder实现有限冲激响应滤波器的设计方案,并以一个16阶低通FIR数字滤波器的实现为例,设计并完成软硬件仿真与验证.结果表明,该方法简单易行,能满足设计要求.     

High performance VLSI architecture for block based visible image watermarking

In this article, a novel block-based visible image watermark VLSI architecture design and its hardware implementation in field programmable gate array (FPGA) is proposed. In this watermarking process, 1D-DCT is introduced to facilitate hardware implementation. Mathematical model is developed to reduce the computational complexity for the calculation of embedding and scaling factors, which are used to make the resultant image of best quality with uniform watermark visibility. The proposed architecture has a 12–stage pipeline. Parallelism techniques are employed in block level in order to achieve high performance. A single 8-point fast 1D-DCT is used to calculate the DCT coefficient values of the host image and the watermark image to minimize the resource utilization and power consumption. The hardware implementation of this algorithm leads to numerous advantages including reduced power, area and higher pipeline throughput. The performance of the architecture is studied by implementing Xilinx Virtex V technology based FPGA with DSP 48E. Throughput achieved based on this VLSI architecture is 5.21 Gbits/s with a total resource utilization of 4058BELs.