高质量的IP电话／传真网关

1996年11月,美国MICOM（迈康）通讯有限公司推出了全球第一个具有公众电话网络质量的IP电话／传真网关：V／IP电话／传真网关,它实现了国际电信联盟ITUG·729标准。下面从技术角度介绍该产品的结构及其应用情况。一、IP电话／传真网关的构成V／IP电话／传真网关,可安装在现有网络的任一台PC机或服务器上,并提供与用户交换机／普通电话系统相连接的端口。它可与用户现有的电话和传真机,局／广域网络以及路由器等有机结合。通常V／IP网关包括话直接口卡以及一套功能齐备的呼叫管理软件。V／IP话音接口卡的安装,与网络接口卡…     

IP电话发展综述

介绍了IP电话的优势及不足,并介绍了IP电话的实现及网关问题。     

企业级IP电话网络

本介绍了企业级IP电话网络的系统组成，详细描述了IP电话网关IP电话网络中作用，并分析了IP电话网关应解决的关键技术。     

《IP电话网关设备技术要求》简介

随着我国通信产业的高速发展,IP电话已经正式开始商业化运营。为了规范国内IP电话网关产品的研制、开发、生产和测试,信息产业部于2000年6月及日发布了《IP电话网关设备技术要求》和《IP电话网关设备测试方法》两项行业标准,并由人民邮电出版社出版发行。《IP电话网关设备技术要求》规定了IP电话网关的功能要求、信令要求、协议要求、业务和通信流程、语音编码和传真帧结构、网关的编号及寻址方法、网关管理的功能,以及对IP电话网关的工作环境、电源、接地和例行试验等要求。《IP电话网关设备技术要求》中对IP电话网关的性能进…     

基于H.323协议的IP电话网关实现方案

介绍了一种基于H.323协议的IP电话的实现方案。主要介绍了网关实现的软件结构和呼叫处理的实现方法。     

集成式模拟IP电话网关的实现技术

详细地介绍了一种集成式模拟IP电话网关的硬件及软件体系结构,分析了IP电话网关的数据处理过程,并深入研究了网关中的多路呼叫并发处理技术。     

一种基于TAPI的IP电话软件网关的设计与实现

IP电话的产生是计算机网络发展的必然产物,在其发展到一定规模后必然要求与原有的PSTN网的联合,在这个过程中就有一个模拟数据与数据报文之间相互转换的问题,IP电话网关就是它们之间的桥梁.本文介绍了TAPI接口,给出了利用Microsoft TAPI3.0开发一个软件IP电话网关系统的具体实现及其成功的应用实例.     

IP电话的关键设备—网关的测试

论述了网关测试的必要性,介绍了IP电话系统测试内容,内容包括网关功能检验、网关性能、技术指标和通信流程等。     

一种新型智能IP电话系统设计与实现

针对现有IP电话的弱点和存在问题,提出一种适用于这些应用需求的新型智能IP电话系统。介绍这种IP电话具有组呼叫、广播呼叫、多级优先、热线呼叫、加密通话、遥毙,个性化提示信息等特点。还对该智能IP电话系统有关实现问题进行了讨论。     

IP电话的发展方向——媒体网关分解

我国已经正式确定采用H.323建议作为我国IP电话标准。H.323建议是一个较为完备的建议书,它提供了一种集中处理和管理的工作模式,这种工作模式与电信网的管理方式是匹配的。但是,随着IP电话的发展,IP电话网关逐渐成为制约IP电话大规模应用的瓶颈。目前,电信级IP电话网关的容量与程控交换机相差较大,结构复杂,成本也很高。而且,IP电话网关在扩展性、可用性等方面也存在不少问题,限制了IP电话的大规模应用。解决这一问题的有效方法是网关分解,即将网关按其主要功能分解为媒体网关(MG)和媒体网关控制器(MGC)两个部分,其中M…     

AES的小面积实现

论文简要介绍了新的高级加密标准AES算法(Rijndael)的加密解密流程,给出了AES的IP核实现,重点分析了小面积实现的关键。这种设计占用资源少,适合对速度要求不高的低端加密芯片。     

基于多核处理器的加密卡异步并行驱动设计

文中通过对VxWorks下多核编程的研究,根据IPSec层异步加解密调用的需求,设计了一种稳定高效的加密卡缓存和数据收发方案,满足了数据高速加解密的需求。加密卡内含6个加解密信道,6个加解密信道通过一个万兆以太通道与主机端相连。驱动程序接收来自IPSec层的加解密数据并进行缓存后,将报文通过万兆以太通道发送给加密卡上相应的加解密信道进行处理。加密卡处理完成后将加解密数据通过以太通道送回主机端,并返回加密卡驱动层,由加密卡驱动层的回调函数返回IPSec。多核并行运行时,不同的核都可以进行异步加解密操作。测试结果表明,这种设计方案是一种高效的、具有良好兼容性的驱动实现方法。     

数字媒体发行环境下的DRM体系设计

论文提出了一个采用AACSE部分协议，主要应用于以离线环境为主，对安全模式要求较高的媒体发行环境下的数字版权管理（DRM）体系，并给出了系统的总体设计方案和分析，以及算法选择、内容验证、内容加解密和智能卡等系统子模块的设计方案和实现方法。     

基于AHB总线的AES密码协处理器实现

AES加密算法是一种的常规加密算法,其被广泛应用在商业和政府部门。本文研究了AES(Advanced Encryption Standard)算法,包括AES的具体加密、解密过程以及基于AMBA(高级微控制器总线架构)总线的硬件实现方法。本文还介绍了一种用仿真与采用Xilinx公司的Virtex-4 LX100 FPGA器件来快速验证AES算法硬件IP核的方法。     

基于FPGA的万兆网的IPsec ESP协议设计与实现

“Internet协议安全性(IPsec)”为IP层及其上层协议提供加解密和认证等安全服务。但对IPsec协议的处理已经成为高速网络实现的瓶颈。随着FPGA向着更大容量和更高速度方向发展,基于FPGA硬件实现的IPsec协议栈可以提供更高的网络性能。文中介绍了一种基于FPGA的万兆以太网IPsec ESP协议栈的设计,支持隧道模式和传输模式,具有抗重放能力。通过采用多级流水操作、多缓存乒乓操作、多进程并行处理等技术实现了万兆线速。     

一种AES密码算法的硬件实现

介绍了一种适用于较小面积应用场合AES密码算法的实现方案。结合该算法的特点,在常规轮变换中提出一种加/解密列混合变换集成化的硬件结构设计,通过选择使用同一个模块,可以实现加密和解密中的线性变换,既整合了部分加/解密硬件结构,又节约了大量的硬件资源。仿真与综合结果表明,加/解密运算模块面积不超过25000个等效门,有效地减小了硬件实现面积,同时该设计方案也满足实际应用性能的需求。     

基于FPGA的3-DES双向数据传输高速加／解密芯片设计

介绍了DES和3-DES算法,并阐述了用FPGA芯片进行高速硬件加／解密的设计方法以及关键问题的解决方案,最后利用Altera公司的Cyclone Ⅱ EP2C70F896C8器件设计了一款3-DES双向数据传输加／解密芯片,从而将复杂的加／解密运算通过FPGA单芯片实现,提高了加密速度和破译难度。     

Opening up the black box

Since semiconductor intellectual property (IP) first emerged on the integrated circuit (IC) design scene over a decade ago, it has offered the promise of shaving months off of development time while allowing for the inclusion of many more functions in a design. At the heart of the problem is the need by IP providers to protect their development investment. Few IC designers can afford to pay the often high price for access to IP source code, so IP suppliers provide significantly less costly 'black box', or encrypted, versions for use with specific design tools. The problem with this is not only that the IP vendor is saddled with the cumbersome task of maintaining multiple IP core versions for various tool sets, but, more importantly, that it is an incomplete solution. To address the need for a means to protect IP from piracy while making it easier for the IF supplier to deploy and the IC designer to use, Synplicity has developed and introduced an open IP encryption/decryption methodology. It takes advantage of features in the most recent release of Verilog and commonly used encryption mechanisms in a new usage model that could become an industry standard     

支持国产密码算法的高速PCIe密码卡的设计与实现

密码卡在信息安全领域发挥着重要作用,但当前密码卡存在性能不足的问题,难以满足高速网络安全服务的需要。该文提出一种基于MIPS64多核处理器的高速PCIe密码卡的设计与系统实现方法,支持SM2/3/4国产密码(GM)算法以及RSA, SHA, AES等国际密码算法,系统包括硬件模块,密码算法模块,主机驱动模块和接口调用模块;对SM3的实现提出一种优化方案,性能提升了19%;支持主机以Non-Blocking方式发送请求,单进程应用即可获得密码卡满载性能。该卡在10核CPU下SM2签名和验证速度分别为18000次/s和4200次/s, SM3杂凑速度2200 Mbps, SM4加/解密速度8/10 Gbps,多项指标达到较高水平;采用1300 MHz主频16核CPU时,SM2/3的性能指标提高1倍,采用48核CPU时SM2签名速度可达到105次/s。     

基于Hopfield神经网络模型的加密解密原理分析

本文介绍一种基于Hopfield神经网络模型的加密解密专用芯片设计方案,采用传统的弱金匙(Weak Key)和半弱金匙(Semi-weak Key)的加密方法会降低安全性,而在本文中所采用的Hopfield神经网络模型却能避免出现此弱点,本文还针对加密解密步骤做了具体的分析,加密和解密安全性和有效性大幅度提升。