HEVC帧内预测Planar和DC模式算法的并行化设计*

针对HEVC帧内预测Planar和DC模式算法的特点,提出实现这两种模式的并行化方法.该方法是通过分析推导Planar和DC模式算法之间的可并行性,以西安邮电大学自主设计的一款面向图形、图像应用的阵列处理器PAAG(Polymorphic Array Architecture for Graphics and Image Processing)平台为基础,采用最优的数据分配方式,合理地设计了多处理单元并行工作的算法程序.实验结果表明Planar预测模式和DC预测模式在多处理单元上的并行实现,相比于单核的串行运算速度分别提高了84％和81％,串/并行加速比分别达到6.34和5.44.该并行化算法减少了视频的编解码时间,其数据分配方案对于帧内预测算法在多核结构上的并行化研究也有一定的参考价值.     

AVS编码器中帧内预测模块的硬件设计

根据AVS标准中帧内预测算法的特点,提出了一种应用于AVS高清实时编码器的帧内预测硬件设计方案.该设计中将亮度和色度预测共用一个预测单元,采用6路数据并行流水处理的结构,提高了处理速度.同时在分析AVS帧内预测各模式算法的基础上,结合移位寄存器操作实现各模式运算单元的进一步资源共享,简化了参考数据选择机制,减少资源消耗.实验结果表明,该设计完全能够满足高清视频图像(1 920×1 080,30 f/s(帧/秒))实时编码要求.     

基于流体系结构的帧内预测算法优化设计

为高效实现H.264多模式帧内预测,解决其计算复杂度高造成的计算压力,本文根据H.264帧内预测算法的计算密集与数据并行的特征,基于流处理执行模型提出适用于Imagine流体系结构的分组帧内预测流算法,并采用长流分段技术进行优化设计.实验结果表明,H.264帧内编码器流实现对1280×720高清视频编码帧率达45.9fps,满足实时性需求.     

AVS帧内预测算法分析及VLSI实现

文中提出了一种应用于AVS高清实时解码器的VLSI实现.分析了AVS帧内预测算法的特点,提出了一种所有亮度预测模式和前三种色度预测模式通用的运算单元,为第四种色度预测模式设计了独立的运算单元,并充分复用样本寄存器的方法,提高了资源利用率.该VLSI实现每个时钟周期输出8个预测数据,采用0.18 μmCMOS工艺库综合,电路规模为4.4万门,最高工作频率200MHz.     

一种投票式并行RANSAC算法及其FPGA实现

随机抽样一致(RANdom SAmple Consensus, RANSAC)算法在数据量大,局外点比例高,模型复杂等情况下运算速度明显下降。该文提出一种投票式并行RANSAC算法,在把假设阶段并行化,同时生成多个模型的基础上,提出多个模型并行对同一个数据点投票,直接判断其是否属于局内点的方法,省去了传统方法中根据最佳模型重新筛选数据点的步骤。在以FPGA为代表的并行平台上,该算法可以充分利用其硬件资源和并行处理特性,实现深度流水线的并行运算。实验结果表明该算法不仅拥有更好的鲁棒性,其性能和数据吞吐量还获得了大幅提升。     

基于多核处理器BWDSP1042的FFT性能优化

博微DSP1042(BWDSP1042)是我国自主研发的一款高性能数字信号处理器.现阶段,由于BWDSP硬件计算资源和访存带宽限制,通过调优快速傅里叶变换(Fast Fourier Transform,FFT)算法结构运算时间仍可减少.基于高性能多核BWDSP1042体系架构以及指令编排原则,优化了基-2FFT算法结构,在充分利用硬件资源的同时减少了FFT算法的运算时间.使用Matlab程序验证FFT汇编算法的正确性,并与BWDSP100、C6678函数库中的FFT算法的实际运行周期进行对比.研究结果表明,512点、1024点、2048点定点复数FFT算法的运算时间比BWDSP100函数库中的FFT和C6678函数库中的FFT均缩短了一倍多.     

基于H.264预测模式选择的并行算法

针对H.264编码器提出了一种基于线程级别的并行化算法,用于快速RDO模式决策,可以有效地解决H.264编码器帧内模式决策和帧间模式决策之间的数据依赖性,开发出线性级别的并行快速模式决策算法。此外,该方法可以容易地映射到硬件架构,同时采用改进的比特率估计算法和低复杂性的整数失真估计方法。实验结果表明,文中算法减少了总编码时间,降低了运动估计ME的计算开销,同时保持较低的PSNR损失和比特率增加。     

基于FPGA的立体视觉匹配的高性能实现

立体视觉系统在3维场景信息感知中起着重要的作用。其中立体匹配算法的运算复杂度较高,实时处理需要硬件实现匹配运算。但在现有的不多实现中,性能要求和硬件资源的矛盾突出。随着分辨率的增加,对处理速度和视差搜索范围都有更高的要求。对此,该文提出了一种立体匹配硬件实现结构,通过并行化算法子模块和合理安排流水结构来提高性能。匹配算法引入了自适应相关窗口的匹配策略,提升了深度不连续区域的视差质量。该方法结合左右一致性校验准则,可有效去除大部分错误匹配结果。整个匹配流程在单片现场可编程门阵列(FPGA)上实现,并在有限硬件资源条件下将视差搜索范围扩大到128像素。系统时钟60 MHz时,对于512512分辨率的立体图像,系统可以实现60帧/秒以上的处理速度。     

一种H.264帧内预测模式判决算法及VLSI实现体系

17种预测模式和率失真优化模式判决极大的增加了H.264帧内编码器硬件设计的复杂度.目前的模式判决快速算法能大量减少模式判决的复杂度,但却不易于硬件实现.本文在Sobel边缘检测模式判决算法的基础上,提出了一种面向VLSI实现的模式判决优化算法.该算法通过修改16×16宏块部分像素的Sobel边缘检测算子来减少存储器读取次数,优化预测模式区域的范围来减少硬件设计复杂度,并采用变换后残差绝对值和(SATD)来简化编码代价判决运算.实验结果表明,采用该算法的帧内硬件编码器可以在确保编码质量的前提下,显著降低硬件实现复杂度和提高编码器效率.     

一种基于数据并行的过程神经网络训练算法

针对过程神经网络时空聚合运算机制复杂、学习周期长的问题,提出了一种基于数据并行的过程神经网络训练算法.该方法基于梯度下降的批处理训练方式,应用MPI并行模式进行算法设计,在局域网内实现多台计算机的机群并行计算.文中给出了基于数据并行的过程神经网络训练算法和实现机制,对不同规模的训练函数样本集和进程数进行了对比实验,并对...