长度为2^n的FFT运算基实现

大点数FFT运算是数字信号处理中关键技术环节,本文提出一种大点数FFT运算基的实现,该实现是根据[1]中所提出的算法,结合寄存器阵列模块和重排序模块,实现FFT运算基模块内部的数据传输和模式切换,以基4与基2为模块中的基本运算单元构成大点数的FFT运算基,在控制电路配合下实现快速傅里叶变换。该实现通过面向寄存器级的Simulink仿真模型,验证本文所设计模块功能的正确性和可行性,为基于大点数的FFT运算指出了一种实现方法。     

一种高精度的大点数二维FFT处理器设计

基于传统的频域抽取快速傅里叶变换(FFT)算法以及二维FFT算法,设计了一种高精度的大点数FFT处理器。该处理单元采用一个状态机控制整个运算流程,针对小点数情况的一维FFT算法和大点数情况的二维FFT算法,该处理器都可以智能地选择合适的处理流程和缓存管理,自动地完成整个FFT运算而无需软件介入。在支持大点数的二维FFT算法的基础上,该设计还通过对旋转因子计算过程的优化,以提高在大点数情况下的精度表现,在4M长度的输入序列时可以获得130 dB以上的信噪比。     

一种按时间抽取的混合基实序列高效FFT算法

针对2N点实序列FFT的实现,分析了FFT运算的基本原理,并在基本原理的基础上介绍了一种按时间抽取的混合基FFT算法.此算法采用"包装"算法和基2-基4混合算法结合的方法进行运算.通过复杂度分析,显示了此算法与传统的单一基2或基4的FFT相比,大大减少了计算过程中所需的实加法的个数;当点数大于1024时,所需实乘法的个数也有所减少.这是一种实序列FFT的高效低复杂度算法.     

基于CMMB标准的新型FFT处理器设计

针对中国移动多媒体广播(CMMB)系统中高速FFT处理器的设计要求,提出了一种新的适用大点数FFT算法的流水线实现结构.采用了混合基4/2、按频率抽取FFT算法,完成了4 096/2 048点,13 bit位宽,定点复数FFr的设计,两个点数的FFT变换能够采用同一套结构实现,节约了资源.设计全部采用VerilogHDL语言描述并通过FPGA仿真验证.     

二维级联流水结构大点数FFT运算器实现研究

大点数快速傅里叶变换(FFT)运算在雷达、通信信号侦察中有广泛应用,其基于现场可编程门阵列(FPGA)的实现方法有重要的研究价值。推导出点数为N的大点数FFT运算分解为2级小点数FFT运算级联的运算公式,在此基础上给出其实现步骤,从流水线结构设计、基本运算单元以及地址生成等方面详细介绍一维列(行)变换的工程实现方法,并给出列、行变换之间所乘旋转因子的压缩算法。工程实际应用表明,该大点数FFT运算器具有变换速度快、调试方便及可在单片FPGA实现的优点。     

多核并行的大点数FFT、IFFT设计

FFT和IFFT是信号处理最常用的算法。随着技术发展需求的不断提高,FFT、IFFT点数越来越大。信号处理器逐步由单核向多处理器并行、多核并行方向发展。文中研究了大点数FFT、IFFT并行设计方法,把IFFT转换成FFT计算并将大点数FFT拆分成小点数运算。在TI C66788核处理器上实现了有缓冲和无缓冲的大点数FFT、IFFT设计。通过并行设计,实现大点数FFT、IFFT在8核处理器上并行计算。通过计算和传输并行、多核并行设计,提高了处理性能。     

大数据量FFT的单片DSP高效实现

针对实现大数据量FFT运算的需要和DSP片内存储器容量小的矛盾,提出了用数据抽取的方法把大数据量FFT映射为一系列小点数FFT的设计思想,并利用DSP的DMA对片外存储器的高速访问能力来实现这种映射,以实现对大数据量FFT的高效处理。该设计在TI公司的TMS320C6701上实现,给出了处理速度,并与在pentiumⅢ800MHz上的处理速度做了对比,证明了这种设计思想的可行性。     

用于SoPC的FFT运算模块设计及实现

介绍了Cooley-Tukey基4频域抽取FFT的硬件设计方法.设计采用迭代实现,点数为4096时占用的FPGA组合逻辑资源比级联流水线实现节省80%以上.同时介绍了Avalon总线接口模块的设计,利用这个模块可以把FFT运算模块接入SoPC.     

大数据量FFT的单片DSP高效实现

针对实现大数据量FFT运算的需要和DSP片内存储器容量小的矛盾，提出了用数据抽取的方法把大数据量FFT映射为一系列小点数FFT的设计思想，并利用DSP的DMA对片外存储器的高速访问能力来实现这种映射，以实现对大数据量FFT的高效处理。该设计在TI公司的TMS320C6701上实现，给出了处理速度，并与在pentiumⅢ800MHz上的处理速度做了对比，证明了这种设计思想的可行性。     

超长点数FFT的设计与实现技术

随着宽带雷达系统所采用的信号带宽不断增加,为了实时完成脉冲压缩处理,需要进行超长点数FFT运算。本文提出一种超长点数FFT运算的实现方法。运用二维FFT算法,基于高性能FPGA处理平台,将超长点数FFT运算转换为两级短点数FFT的级联处理,并通过片外存储器解决片内存储资源有限的问题。实现结构上采用并行处理结构,显著提升了运算速度,可以实现在5ms内完成4M点数的FFT运算。实验结果表明,在相应的处理平台上,本文提出的超长点数FFT实现方法可以满足雷达系统的实时性需求,解决了宽带雷达实时脉冲压缩的关键问题。      

基于ADSP21161的通用雷达信号处理机的模块化设计

介绍一种基于ADSP21161的信号处理模块。模块内四片ADSP21161采用共享总线结构。外加大容量的SDRAM用作存储，双向FIFO用来缓冲数据，除此之外，它还有多个通信口可以与模块外的设备进行通信。此模块具有可重构性和可扩展性，对此模块进行简单的扩展或适当增加此模块的数目即可满足不同的雷达信号处理要求。最后给出此信号处理模块的一个应用实例。     

新一代数字信号处理器ADSP21161

ADSP2 116 1是美国AD公司生产的一种新的高性能、低价位的 32位浮点数字信号处理器。介绍了ADSP2 116 1的硬件结构 ,详细分析了ADSP2 116 1的CPU结构 ,重点介绍了ADSP2 116 1对单指令多数据流 (SIMD)特性的支持。     

ADSP21161运行程序动态加载的实现

由于受板卡尺寸的限制和系统功能的要求,很多基于DSP的数据采集和处理用途的计算机板卡,需要动态加载DSP运行程序,以最大限度地提高系统的灵活性.在这里,笔者探讨了一种ADSP21161运行程序的加载方法,并将该方法应用于实际的数据采集和处理系统,极大地提高了系统的灵活性.     

基于DSP＋ARM的便携式电能质量分析仪设计

介绍了基于高性能DSP芯片ADSP21161和S3C2410ARM芯片实现的电能质量分析仪的设计方法。以DSP芯片为核心实现数据采集及处理,以S3C2410芯片为核心实现数据管理、人机界面及系统控制,同时采用WinCE嵌入式操作系统作为系统软件平台。该方案提高了系统的智能化及可靠性,降低了系统功耗并有利于系统扩展。测试结果表明该分析仪的各项指标均满足IEC电能质量测试标准。     

基于ADSP21XXC运行环境下FFT的实现

介绍了数字信号处理器ADSP21XX芯片的特点以及实现FFT(快速离散付里叶变换)的方法，给出了ADSP21XX的C和汇编混合编程的特点及技巧。     

用高速ADSP-TSxxx实现LFM信号的实时脉冲压缩

论述了雷达脉冲压缩技术的原理以及采用数字信号处理芯片ADSP-TSxxx实现雷达脉冲压缩的方法.介绍了用可编程逻辑器件完成数字信号的正交变换,用ADSP-TSxxx浮点数字处理器实现高性能、高精度的数字压缩、用频域快速卷积法实现脉冲压缩,并讨论了算法FFT点数的选择问题.给出了相应的硬件框图、软件流程、算法实现及优化.实践表明,该方法具有快速稳定、结构简单、性能价格比较高等特点.     

水下高速运动目标检测及其DSP实现

给出了水下高速运动目标的宽带模型,提出了基于小波变换的检测器。为了实时实现,给出了基于FFT的小波检测器快速算法。软件和硬件仿真结果证明,该检测器性能优良,能够利用ADSP21160来实时实现。     

基于ADSP2106X的并行数字信号处理系统

多处理器并行系统是数字信号处理器的最重要发展方向之一,具有十分广阔的应用前景。文章讨论了基于ADSP2106X的四种多处理器并行处理器的实现方法,并给出了在快速付里叶变换中的应用实例。     

基于ADSP-21160的雷达脉冲压缩并行处理机的设计

本文采用以多片通用DSP芯片ADSP-21160为核心建立并行处理机平台,通过多片并行FFT和IFFT运算,高效实现了频域数字脉冲压缩处理。在并行算法研究的基础上,设计并优化了一个高并行效率的雷达信号数字脉冲压缩系统,得出了相应的实验结果。     

基于SHARC处理器的数字脉冲压缩实现

用ADSP21060浮点数字信号处理器实现高性能、高精度的数字压缩,采用频域快速卷积法实现脉冲压缩,有效期讨论了实现中的几个问题,最后,对实测Et-na火山星载合成孔径雷达（SAR）数据进行二次压缩成像,并对结果进行了分析。