基于FPGA的动态可重构系统实现

介绍了Xilinx公司VirtexTMFPGA芯片的配置原理,采用模块化设计实现FPGA的动态部分重构,并设计出CPU加CPLD配置FPGA的硬件方案来实现可重构系统.FPGA采用Select MAP配置方式,实现配置逻辑的快速重构和动态部分重构.同时给出了可重构系统配置的软件流程,并计算出相应的重构时间.     

FPGA动态可重构技术原理及实现方法分析

FPGA动态重构技术主要是指对于特定结构的FPGA芯片,在一定的控制逻辑的驱动下,对芯片的全部或部分逻辑资源实现在系统的高速的功能变换,从而实现硬件的时分复用,节省逻辑资源。本文以SRAM FPGA的可重配置特性为基础,结合几种新型的动态重构FPGA芯片结构,分析了FPGA动态重构技术的原理,讨论了其实现方法。     

基于FPGA的动态自重构系统原理与实现

现场可编程门阵列(Field Programmable Gate Array,FPGA)提供了强大的可编程接口,支持灵活的现场可编程能力。动态可重构设计方法可以在尺寸、重量、功率和成本等方面优化传统的FPGA应用。目前控制、存储和接口组成的动态可重构实现系统,虽然可以实现对FPGA的动态可重构,但需要额外增加多个器件,反而使FPGA应用系统更加复杂。基于动态可重构原理,提出了一种动态自重构系统的原理和实现方法。该方法通过在静态逻辑中添加自重构模块,对自身可重构分区进行功能修改,从而实现对自身的动态重构。设计了两种LED灯的闪烁方式模块,实验结果证明:通过自重构技术,可以实现这两种闪烁方式的切换,证明了自重构技术的可行性。     

基于DSP的FPGA动态重构系统研究与设计

为了提高现场可编程门阵列（FPGA）的资源利用率,在介绍FPGA重构技术的原理和分类的基础上,讨论了Virtex-4系列FPGA的配置原理和动态重构的方法,并设计出数字信号处理器（DSP）配置FPGA的硬件方案来实现可重构系统。FPGA采用SelectMAP配置方式,实现配置逻辑的快速重构和局部动态重构,最后根据Virtex-4的配置流程和时序关系,给出了可重构系统配置的软件流程。经实验测试,该系统稳定可靠,可在1 s内完成5 Mbyte配置程序的动态重构。     

基于双FPGA系统的高速全局动态重构设计与实现

基于双FPGA芯片的可重构原型系统,提出一种系统高速全局动态重构设计方法。利用Xilinx Virtex-7系列FPGA的常规配置通道,使用一片规模较小的FPGA芯片作为重构控制器对大规模算法FPGA芯片实现全局动态重构。实验结果表明,系统重构时间小于60 ms,与常规FPGA逻辑下载方法相比,配置效率提高了2~3个数量级。     

FPGA 动态可重构技术原理及实现方法分析 覃祥

摘要:FPGA 动态重构技术主要是指对于特定结构的FPGA 芯片,在一定的控制逻辑的驱动下,对芯片的全部或部 分逻辑资源实现在系统的高速的功能变换,从而实现硬件的时分复用, ,节省逻辑资源。本文以SRAM FPGA 的可 重配置特性为基础,结合几种新型的动态重构FPGA 芯片结构,分析了FPGA 动态重构技术的原理,讨论了其实现 方法。     

FPGA动态局部可重构中基于TBUF总线宏设计

FPGA动态局部可重构技术通常将系统划分为固定模块和可重构模块,可重构模块与其他模块之间的通信都是通过使用特殊的总线宏实现的.总线宏的正确设计是实现FPGA动态局部可重构技术的关键.在研究了FPGA动态局部可重构技术中基于三态缓冲器(Tri-state Buffer,TBUF)总线宏结构的基础上,采用Xilinx ISE FPGA Editor可视化的方法实现总线宏的设计,并借助可重构硬件平台--XCV800验证板,通过设计动态可重构实验,论证总线宏设计的正确性.     

基于流水线技术的可重构体系结构的研究与设计

目前,FPGA动态可重构技术大部分基于常规的SRAM FPGA平台,其主要的应用还停留在静态系统重构.真正意义上的动态重构系统由于其功能的连续性会受到重构时隙的影响,还处于研究阶段.重构时隙是实现动态重构系统的瓶颈问题.利用流水线技术和可重构技术,提出了一种动态可重构体系结构;采用AES算法对其进行仿真验证.结果表明,该结构有效地解决了动态重构系统中的重构时隙问题,可很好地应用到高速可重构体系结构设计中.     

基于FPGA的动态可重构系统设计与实现

近年来,随着计算机技术的发展,尤其是现场可编程门阵列FPGA的出现,使实时电路重构成为研究热点.基于FPGA的重构系统具有自适应、自主修复特性,在空间应用中具有非常重要的作用.介绍FPGA可重构技术的分类以及动态可重构技术的原理,并在此基础之上选取Virtex-4系列FPGA给出一种动态重构的应用以及具体实现,即通过微处理器(ARM)结合多个FPGA,并采用一种新的边界扫描链方法对多个FPGA进行配置,从而实现局部动态可重构.这种实现方法具有较强通用性和适于模块化设计等优点.     

一种基于改进型游程编码的FPGA动态重构方法

在分析传统FPGA动态重构方法性能缺陷的基础上,创新性的提出了基于改进型游程编码的FPGA动态重构方法,并详细介绍了该方法的设计实现。与传统FPGA动态重构方法对比测试结果表明,基于改进型游程编码的FPGA动态重构方法不仅可以显著提高FPGA动态重构的速度,而且可以降低对程序存储器容量要求。目前,该技术已在重大工程项目中得到应用。     

基于FPGA硬件加密的设计与实现

以FPGA芯片Cyclone II系列为核心,构建FPGA硬件平台,提出一种以资源优先为目的的DES、AES加解密设计方案。通过分析S盒的非线性特征,构造新的复合域变换,避免因同构变换产生的资源损耗。加解密过程中利用轮函数硬件结构的复用,达到硬件资源占用的最小化。整体采用内嵌流水线结构,减少逻辑复杂度的同时提高处理速度。实验结果验证了FPGA硬件加密的资源占用率远低于ASIC的硬件加密,执行速度达到Gbit/s,加密性能大大提高。     

基于SG FIR Filter的设计方法与分析

基于Xilinx System Generator for DSP工具,在现场可编程逻辑门阵列（FPGA）硬件平台上为了研究FIR滤波器的设计及实现技巧,给出了一个18阶的FIR数字低通滤波器滤波的实验,从滤波器的滤波效果和资源利用率等方面进行了分析,获得了针对不同型号的FPGA芯片和在不同硬件资源环境下,如何选择最优的设计实践方法的结果,得出了使用已封装好的Ipcore来实现所设计的滤波器,不但简单方便,可以减少系统的开发时间,又能有效的利用硬件资源,为最佳选择的结论。     

基于附加信号回波抵消的FPGA实现

针对基于附加信号回波抵消在硬件设计中出现的迭代误差累积导致信道估计不准确和耗费大量FPGA资源的问题,对算法进行了改进。从主径开始估计回波信道的方法,提高了信道估计精度和减少了FPGA资源消耗。然后,在FPGA平台上用硬件语言Verilog HDL对此回波抵消系统加以实现。仿真结果表明此设计在回波抵消方面具有良好的效果。     

基于NiosⅡ的等精度频率计设计

采用NiosⅡ作为系统控制单元,辅以适当的软、硬件资源完成以FPGA为核心的等精度频率计设计。利用FP—GA对同步门的控制,使被测信号和标准信号在实际闸门时间内同步测量,实现了等精度频率测量,提高了测量精度。利用NiosⅡ技术开发的频率计具有硬件结构简单、性能稳定可靠的特点．并且可以灵活地实现定制应用。     

基于FPGA分布式算法的滤波器设计

设计了FPGA的分布式算法结构和具体的硬件环境。基于FPGA的分布式算法充分利用FPGA的并行处理特性设计算法,简化了滤波器系统设计。采用了分割查找表技术,节省了FPGA硬件资源。对查找表（LUT）中内容经过相应的修改即可方便地实现低通、高通、带通滤波。对基于FPGA分布式算法的滤波器进行了仿真及工况环境下的测试实验。实验结果表明,该算法不仅提高了系统运行速度,而且节省了大量的FPGA资源,还具有极大的灵活性。     

Novel Test Approach for Interconnect Resources in Field Programmable Gate Arrays

A novel test approach for interconnect resources(IRs)in field programmable gate arrays (FPGA)has been proposed.In the test approach,SBs (switch boxes)of IRs in FPGA has been utilized to test IRs.Furthermore,configurable logic blocks(CLBs)in FPGA have also been employed to enhance driving capability and the position of fault IR can be determined by monitoring the IRs associated SBs.As a result,IRs can be scanned maximally with minimum configuration patterns.In the experiment,an in-house developed FPGA test system based on system-on-chip(SoC)hardware/software verification technology has been applied to test XC4000E family of Xilinx.The experiment results revealed that the IRs in FPGA can be tested by 6 test patterns.     

一种连续电子变倍算法的SOPC实现架构

基于双线性插值算法提出一种连续电子变倍的SOPC实现架构。该方法充分利用FPGA和NIOS软核各自优势,以单FPGA的SOPC实时实现了无级连续电子变倍功能,在减小设计难度的同时大大降低了对硬件资源的占用。实验结果表明,本文架构具备较好的电子变倍效果,可提高观察者对图像中小目标的分辨能力,在成像系统中具有较好的应用价值。     

图像缩放中一种去振铃算法的研究与硬件实现

在现有的图像缩放技术中,越来越多地采用了非线性滤波器进行图像的插值操作。采用非线性滤波器虽然能得到较好的图像效果,但存在的问题是其引起的振铃现象相对于传统方法更加明显。针对非线性滤波器的上述缺点设计了一种去振铃的算法,并在此算法的基础上给出了硬件的实现,通过了FPGA的验证调试。结果表明,在使用较少硬件资源和最大限度地保留原图像细节信息的基础上,图像缩放后的振铃现象得到大幅度的改善。     

大约束度Viterbi译码器中路径存储单元的设计

维特比(Viterbi)译码器由于其优良的纠错性能,在通信领域有着十分广泛的应用。用FPGA实现Viterbi译码算法时,其硬件资源的消耗与译码速度始终是相互制约的两个方面,通过合理安排加比选单元和路径度量存储单元可有效缓解这一矛盾。基于基4算法所提出的同址路径度量存储管理方法能在提高译码速度同时有效降低译码器的硬件资源需求。     

基于SPI FLASH的FPGA多重配置

现代硬件设计规模逐渐增大,单个程序功能越来越复杂,当把多个功能复杂的程序集成到一个FPGA上实现时,由于各个程序的数据通路及所占用的资源可能冲突,使得FPGA控制模块的结构臃肿,影响了整个系统工作效率。通过FPGA的多重配置可以有效地精简控制结构的设计,同时可以用逻辑资源较少的FPGA器件实现需要很大资源才能实现的程序。以Virtex5系列开发板和配置存储器SPI FLASH为基础,从硬件电路和软件设计两个方面对多重配置进行分析,给出了多重配置实现的具体步骤,对实现复杂硬件设计工程有一定的参考价值。