卷积码维特比译码算法最佳反馈深度研究

卷积码可以用维特比算法作为译码算法,由于维特比译码器复杂度随着反馈深度的增长成指数倍增长,因而译码反馈深度对译码器的复杂度影响很大甚至可能无法实用,目前有些文献中仅给出了反馈深度的大致范围,但在硬件实现和性能仿真时无法确定一个具体的数值。通过在OFDM系统中运用卷积编码和维特比译码仿真分析发现,维特比译码器反馈深度为卷积码编码器存贮长度的5倍时,既可达到性能和硬件复杂度的良好折衷,又便于实际应用。     

基于FPGA的卷积码译码器设计

针对目前卷积码译码器占用资源较多,最高工作频率较低的缺点,设计了基于FPGA的（2,1,8）卷积码译码器。该译码器采用硬判决维特比译码算法。为有效提高译码器的工作频率,采用寄存器存储路径度量和幸存路径。通过分析译码启动过程中状态转移图上各个状态与其前一状态的关系,找到了硬件实现该过程的一种简单方法。通过分析译码过程中各个状态路径度量值之间的差值的变化规律,找到了采用硬判决维特比译码算法时,存储各个状态路径度量值的寄存器的最小位宽。在Quartus2集成开发平台上用Verilog HDL语言编写了译码器的源代码,并进行了编译、综合、仿真。结果表明所设计的卷积码译码器工作频率高,且输出时延小,占用资源较少。具有一定的实用价值。     

高速率维特比译码器FPGA设计中参数确定

探讨了高速率维特比译码器的参数确定问题。简要介绍了维特比译码器的基本原理和体系结构,重点讨论了各个单元在不同参数下的对解码器性能的影响。通过参数的优化,缩减路径度量存储器的长度,减少了硬件消耗,并提出了相应的溢出保护电路,提高了译码器的运行速率。     

基于FPGA的卷积编译码器的设计与实现

为了解决传统的维特比译码器结构复杂、译码速度慢、消耗资源大的问题,提出一种新型的适用于FPGA特点,路径存储与译码输出并行工作,同步存储路径矢量和状态矢量的译码器设计方案.该设计方案通过在ISE9.2i中仿真验证,译码结果正确,得到编码前的原始码元,速度显著提高,译码器复杂程度明显降低.并在实际的软件无线电通信系统中信道编解码部分得到应用,性能优良.     

一种适用于导航系统的维特比译码器电路设计与仿真

设计了一种适用于导航系统的低功耗、串行维特比译码器电路.介绍了设计的维特比译码器电路的整体结构和各部分硬件电路的设计与特点,仿真结果显示设计的维特比译码器电路能够正常译码,并能纠正传输过程中的错误比特;SMIC0.18μm工艺下的综合结果表明译码器电路的面积只有4102门,功耗为399.514μW.     

Viterbi译码器的设计与实现

本文介绍了广泛应用于通信系统的通用维特比译码器的设计与实现.提高了译码器的硬件结构和整体性能.     

Viterbi译码在TD-SCDMA测试平台中的应用

根据3GPP的规定提出了TD-SCDMA网络测试平台中的Viterbi译码器的DSP实现方案。该方案兼顾了资源消耗和译码效率,提高了译码器的硬件结构和整体性能.通过对TD-SCDMA终端维特比译码的理解,设计出相应网络测试平台中的译码器。并给出了其DSP实现程序,利用CCS集成环境平台和TMS320C55XDSP芯片进行仿真分析。由仿真和测试结果表明,该实现方法在实际应用中检测效果很好。     

基于IP Core的Viterbi高速译码器测试

深入研究了基于Altera的Viterbi v4.3.0 IP核实现高速维特比译码器的测试方法,详细分析了译码器的Atlantic接口信号,给出了采用Paralle1结构Viterbi译码器的仿真结果.研究结果表明应用Viterbi v4.3.0能够设计出符合不同性能要求的高性能维特比译码器,采用面向数据包传输的Atlantic接口使Viterbi译码器具有很高的吞吐量.     

Viterbi译码器的应用及其硬件设计与实现

维特比译码器是人们广泛采用的卷积码的译码器,在IS-95,GSM,3GPP中都有广泛的应用.文中首先简单说明Viterbi译码算法原理,接着分析Viterbi译码算法设计及伪代码实现,根据TD-SCDMA卷积码编码方案,设计了一种采用软判决方式的维特比译码器,并采用合理的归一化方式,保证了计算路径值的过程中不会发生溢出.仿真表明:改进的译码器具有良好的性能.     

第三代移动通信系统中通用高速维特比译码器的设计与实现

本文描述了一种可用于第三代移动通信系统的通用高速维特比译码器的设计与实现.该译码器支持可变码率、可变帧长的译码,具有一定的通用性.同时通过两条流水线并行运算的结构,内部可达到588kbps的最高译码速度.该维特比译码器具有很强的通用性和可移植性,可以方便地运用于第三代移动通信系统和其它许多系统.     

MPTS转多路SPTS的IP输出实现

介绍了一种接收解码器,它是一种广泛应用于三网融合的信源接收设备,它可以将接收到的MPTS多节目传输流转换为多个SPTS单节目传输流,并且通过TS OVER IP的形式将各个节目分别输出到不同的IP主机或端口.详细介绍了整个系统各个模块的功能和实现过程.     

数据字长对GPS信号捕获跟踪性能影响分析

数据字长对GPS接收机性能和硬件资源消耗有着重要影响,以循环相关捕获算法为例,利用线性方法建立GPS接收机各部分量化误差模型,讨论算法实现中各模块数据字长对信噪比的影响,给出了误差表达式,确定了系统性能与资源消耗的最优结合点.软件接收机仿真测试结果表明,该方法分析结果正确有效,能够为捕获跟踪电路的FPGA实现提供工程设计参考.     

GPS接收机中的码分多址信号处理研究

介绍了基于码分多址信号处理的GPS(全球定位系统)接收机的算法和电路设计。GPS接收机电路的信号处理任务主要是对数字化后的基带扩频信号进行载波跟踪、解调、解扩、码跟踪,从而得到符号数据。着重讨论了GPS接收机中信号处理部分的COSTAS、码跟踪、帧同步生成电路三大模块的功能任务、原理、算法及其相应的电路设计。通过这些研究工作,可以进一步设计出当前应用日益普遍的GPS接收机电路,该电路具有功能全面、通用性好、可靠性高等特点。     

基于CUDA的多路高清视频流解码器设计与实现

针对多视频流解码和显示时CPU占用率过高等问题。设计了基于统一计算设备架构(CUDA)平台上的GPU多视频流并行化处理方案,定义了表示GPU显卡设备和解码器的数据结构,通过解码函数接口的调用可适用于多种视频播放器中去。实验结果表明,所设计的解码器大幅降低了多视频解码显示中CPU的占用率,同时与JM实现的软件解码方案相比,解码单路720 p的高清视频CPU占用率同比降低约30%,所以此硬件解码方案表现出更加高效的多视频流解码处理能力。提高了系统性能和资源复用率,并能保持较低的能量消耗。     

A receiver aware H.264/AVC encoder for decoder complexity control in mobile applications

Due to the power limitations of mobile devices, high-quality video decoding is still a main concern, because it quickly drains battery. In this paper, an H.264/AVC receiver aware encoder has been designed that (1) takes into account all of the decoder modules of a receiver, unlike existing RAEs that only consider some of these modules and are therefore sub optimal, and (2) is independent of decoder implementations and platforms. Furthermore, a decoder complexity controller has been proposed that reduces the complexity of different decoder modules, while minimum distortion is achieved. Finally, we formulate and solve a generic RAE optimization problem, and apply this solution to control the computational resource allocation at the macroblock level of a RAE. Our experiments indicate that the proposed approach can reduce the complexity of different modules by up to 10 % with no quality degradation. In addition, the average error of the proposed complexity controller is 0.8 %, making the accuracy of the system very close to 1.     

Turbo decoder SNR estimation with RAKE reception

The joint performance of a turbo decoder and RAKE receiver using the MAP algorithm depends on the accuracy of the channel reliability factor. In a high data rate/low processing gain environment, inherent interference that results from non-idealities of the RAKE receiver complicate the estimation of the channel reliability factor. The combined performance of a turbo decoder and RAKE receiver is analyzed in a timedispersive and time-varying channel with distinct multipath components. Approaches are examined for estimating the channel reliability factor using the limited information that is known by the RAKE receiver. The sensitivity of performance to SNR mismatches is computed. The impact of the processing gain and the number of multipath components on BER performance is analyzed along with the effect of the channel time coherence. By accounting for the non-ideal RAKE interference effects, improvements in the channel reliability factor calculation result in BER performance improvements on the order of 0.5-2 dB.     

GPS接收机联合空时抗干扰简化方法

简化计算是GPS接收机联合空时抗干扰的关键问题。多级维纳滤波(MWF)方法是一种先进的简化计算降维方法,本文在深入分析该方法的基础上,给出一种改进方法。与原MWF方法相比分析,本文方法在不影响接收机抗干扰性能的前提下,计算量进一步大幅下降,具有较高的可行性和实用性。仿真试验验证了该方法的有效性。     

GPS系统在车辆定位中的应用及测距算法的研究

本文研究了一种基于无线电思想的GPS接收机的实现方法，实现的整个过程都放在DSP内来完成，从而有效地节省了硬件资源，并且更加方便和灵活。介绍了GPS接收机在车载系统中的组成及应用。在设计时充分考虑了GPS接收机伪随机码测距的问题。此系统体现了简便、易控、模块化以及保密性好等优势。     

一种多级GPS抗干扰接收机设

针对空时联合处理在GPS抗干扰方面应用时其性能取决于天线阵元数,从而带来计算量和体积增大的问题,提出了一种多级抗干扰GPS接收机的设计方法,在与空时联合处理同样的抗干扰性能的情况下具有较小的复杂度。最后给出的仿真结果表明其在减少运算量、提高抗干扰性能方面有优势。     

高动态GPS中频信号仿真及验证

在研究在高动态条件下GPS软件接收机信号处理算法时,需要对高动态GPS数字中频信号进行仿真。本文在分析GPS数字中频信号数学模型的基础上,针对高动态载体接收的GPS信号深入研究,提出了一种高动态信号仿真方法,详细阐述了信号仿真的步骤,在MATLAB上实现了对GPS数字中频信号的仿真,最后在GPS软件接收机上验证了中频仿真信号。检验结果表明,本文提出的仿真方法可以为研究高动态GPS软件接收机算法提供可靠的信号源。