DRM系统中卷积编码及Viterbi译码的实现

卷积编码和Viterbi译码是一种有效的前向纠错方法,广泛应用在移动通信和卫星通信中。给出了在DRM系统中由Punctured(4,1,6)卷积码作为母码产生的Punctured卷积码的编码及其Viterbi译码的软件实现方法和截尾译码的方法,从而为各种不同码率的卷积码的编、译码给出了一种可行的实现方法,并且为DRM系统中的编码设计提供了条件。     

改进型全并行Viterbi译码器设计与实现

卷积码作为一种重要的前向纠错信道编码方式,广泛应用于现代无线通信系统之中。Viterbi译码方式在约束长度较小的前提下能够最大限度地发挥出卷积码的优异性能。对(2,1,5)最佳非系统卷积码的Viterbi译码器的误码率进行了Matlab仿真。针对传统Viterbi译码设计上的不足进行了改进和优化,给出了硬件实现的逻辑原理框图,并利用EDA设计工具基于FPGA来设计实现Viterbi译码模块。最后分析了译码器综合后的资源占用情况并通过时序仿真验证了译码可靠性。     

卷积码编码器和Viterbi译码器的FPGA实现

Viterbi译码是对卷积码的一种最大似然译码算法。主要介绍卷积码的Viterbi译码器的FPGA（现场可编程门阵列）实现方案。根据卷积码的特点,设计了用寄存器交换法存储幸存路径的模块,充分利用FPGA触发器资源丰富的优点。同时,为使系统在保持同等性能条件下可以高效率实现,对Viterbi译码实现中的数据溢出和输出判决部分进行了优化,处理的结果使得系统的性能和效率都有提高。本设计已基于FPGA实现,译码速度快、延时小。     

一种应用于LTE系统的Viterbi译码算法

LTE(long term evolution,长期演进)系统中采用了咬尾卷积码和Turbo码来实现前向纠错,Viterbi译码是卷积码的一种杰出的译码算法,它是一种最大似然译码方法。本文基于LTE系统中的咬尾卷积码,详细分析了几种较成熟的Viterbi译码算法,并综合现有算法,提出了一种改进算法,减小了译码计算的复杂度。仿真结果表明,改进算法在降低译码计算复杂度的同时还降低了译码误比特率,因此非常适合LTE系统的译码要求。     

卷积码Viterbi译码的FPGA实现

本文根据卷积码编码的方式,和Viterbi译码算法,认真分析了Viterbi译码算法各部分的功能、特点。采用硬件描述语言VerilogHDL,编写了（2,1,7）卷积码的编译码程序,进行了Viterbi译码器的FPGA设计。     

Viterbi译码的FPGA免回溯实现

卷积码在多种通信领域中广泛应用,Viterbi译码是对卷积码的一种最大似然译码算法。随着卷积码约束度的增加,并行维特比译码所需的硬件资源呈指数增长,限制其硬件实现。介绍了一种串行译码结构的FPGA实现方案,在保证性能译码的前提下有效地节省资源。同时提出了充分利用FPGA的RAM存储单元的免回溯Viterbi解码实现算法,减少了译码时延,这种算法在串行和并行译码中都可以应用。     

一种实现3G卷积码Viterbi译码的优化算法

对3G系统中定义的卷积码编码进行了分析,并以3GPP提出的1/2卷积码为例重点讨论了Viterbi译码算法的实现方案,并对Viterbi译码实现中的留存路径更新、数据溢出处理和输出判决部分进行了优化,优化的结果使得系统的性能和效率有所提高。     

高阶调制系统中Viterbi译码的改进算法

本文分析了高阶调制通信系统中将解调和卷积码的译码联合的解码方法,并与传统的Viterbi软判决译码和Viterbi硬判决译码算法进行了比较.仿真结果表明,在不增加复杂度和保持相同的误码率的条件下系统所需信噪比比Viterbi软判决译码降低0.2-0.3dB.本文给出的方法也可推广到更高阶调制通信系统中.     

电力线通信系统中卷积码和Viterbi译码的FPGA设计实现

阐述了电力线通信系统中卷积码及其Viterbi译码的信道编码方法,给出了（2,1,6）卷积码编译码的设计以及采用VerilogHDL硬件描述语言完成卷积码编译码的FPGA实现方法。     

802.11b中卷积码和Viterbi译码的FPGA设计实现

卷积码是一种重要的信道纠错编码方式,其纠错性能通常优于分组码,目前(2,1,6)卷积码已广泛应用于无线通信系统中,Viterbi译码算法能最大限度地发挥卷积码的纠错性能。阐述了802.11b中卷积码的编码及其Viterbi译码方法,给出了编译码器的设计方法,并利用Verilog HDL硬件描述语言完成编译码器的FPGA实现。使用逻辑分析仪,在EP2C5T144C8芯片上完成了编译码器的硬件调试。     

基于GPU的Viterbi并行解码算法的设计与实现

针对GPU并行计算特征,对Viterbi解码自身做了并行处理探索,并提出使用Zero-Termination卷积码来实现基于GPU的Viterbi解码分块并行处理.设计的实现结果表明:Zero-Termination卷积码的简单而适用于GPU分块并行;误码率降低,特别是在信噪比低的情况下,Zero-Termination卷积码误码率比不损失码率的卷积码要低.同时,还实现了基于GPU的7,9,15三种不同约束长度的Viterbi解码,获得了良好的误码性能曲线及高吞吐率表现.     

通信系统中Viterbi译码的Matlab仿真与实现

数字通信作为一种前向纠错编码技术卷积码起着重要的作用。相应地,信息接收端对卷积码的译码实现也提出了更高的要求。文中提出的卷积码译码Matlab仿真方案,旨在用Viterbi译码实现对卷积码译码的功能。仿真结果表明,维特比是一种良好的译码方式。     

LTE中卷积码的译码器设计与FPGA实现

基于长期演进（LTE）的Tail—biting卷积码,介绍了维特比译码算法,它是一种最优的卷积码译码算法。由于Tail—biting卷积码的循环特性,采用固定延迟译码的方法,降低了译码复杂度。通过使用全并行的结构及简单的回溯存储方法,设计了一个具有高速和低复杂度的固定延迟译码器。在FPGA上实现并验证,验证结果表明译码器的性能满足了LTE系统的要求。     

一种改进的堆栈译码算法

深太空通信对编译码的性能有十分高的要求,卷积码的性能和约束长度密切相关,约束长度越大卷积码的编码增益越大,则其性能越好。维特比译码算法由于受译码开销的限制,并且其译码开销随约束长度增加呈指数增长,维特比译码算法仅适用于短约束长度的卷积码。目前仅有序列译码算法适用于大约束长度卷积码译码。由于堆栈译码算法中堆栈的大小是有限的,在信道受扰较为严重的情况下,潜在的正确路径有可能被删除,这将影响到译码的性能。多堆栈译码算法不存在潜在删除的问题,多堆栈译码算法完成译码所需计算量远小于堆栈译码算法。     

Systolic array processing of the Viterbi algorithm

Results on efficient forms of decoding convolutional codes based on the Viterbi algorithm by using systolic arrays are presented. Various properties of convolutional codes are discussed. A technique called strongly connected trellis decoding is introduced to increase the efficient utilization of all the systolic array processors. Issues dealing with the composite branch metric generation, survivor updating, overall system architecture, throughput rate, and computational overhead ratio are also investigated. The scheme is applicable to both hard and soft decoding of any rate b/n convolutional code. It is shown that as the length of the code becomes large, the systolic Viterbi decoder maintains a regular and general interconnection structure as well as moderate throughput rate gain over the sequential Viterbi decoder     

基于FPGA的卷积码的编/译码器实现

首先阐述了（2,1,2）卷积码的原理和维特比（Viterbi）译码的实现过程,并对编码器、Viterbi译码器进行了现场可编程门阵列（FPGA）设计和实现。仿真表明了设计模块的正确性,而且能够满足速度和精度的要求。其次对最大自由距离的非恶性卷积码在高斯白噪声（AWGN）信道下的误码率性能进行分析,通过Matlab仿真表明卷积码具有很强的纠错能力,当卷积码的约束长度增大时,其误码率逐渐降低。结果表明所设计的卷积码译码器输出时延小,占用资源较少。具有一定的实用价值。     

(2,1,7)卷积编码及其维特比译码算法的软件实现

提出了一种（2，1，7）卷积编码及其维特（Viterbi）译码的软件实现方案，在Matlab环境中应用软件技术实现了（2，1，7）卷积码的Viterbi译码器功能。测试证明，该Viterbi译码算法在低信噪比下的误码率仍能达到10^-6。     

TD-SCDMA中(2,1,9)卷积编码及其VITERBI译码算法的SIMULINK S-FUNCTION实现

文章提出了TD-SCDMA系统中一种(2,1,9)卷积编码及其Viterbi译码的软件实现方案,在Matlab/Simulink平台中应用S-Function实现了(2,1,9)卷积码的Viterbi译码器功能.测试证明,该Viterbi译码器输出的信息比特误码率在低信噪比下仍能达到0.0583.