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相似文献
 共查询到20条相似文献,搜索用时 125 毫秒
1.
采用65 nm CMOS工艺,设计了一种低相噪级联双锁相环毫米波频率综合器。该频率综合器采用两级锁相环级联的结构,减轻了单级毫米波频率综合器带内和带外相位噪声受带宽的影响。时间数字转换器采用游标卡尺型结构,改善了PVT变化下时间数字转换器的量化线性度。数字环路滤波器采用自动环路增益控制技术来自适应调节环路带宽,以提高频率综合器的性能。振荡器采用噪声循环技术,减小了注入到谐振腔的噪声,进而改善了振荡器的相位噪声。后仿真结果表明,在1.2 V电源电压下,该频率综合器可输出的频率范围为22~26 GHz,在输出频率为24 GHz时,相位噪声为-104.8 dBc/Hz@1 MHz,功耗为46.8 mW。  相似文献   

2.
采用TSMC65nm CMOS工艺设计了用于全数字频率综合器、频率覆盖范围8.95~11.02GHz的数字控制LC振荡器。为了减小相位噪声,本设计采用了带有尾电感的互补型LC振荡器结构;振荡器的可编程电容阵列被分成3组,以此来配合数字频率综合器的3个频率锁定过程。在电源电压为1V的情况下,振荡器的功耗为3.53mW。测试结果显示,该数字控制LC振荡器实现了40kHz的频率精度,当输出频率为9.38GHz时,在1MHz频偏处,相位噪声为-111.02dBc/Hz。  相似文献   

3.
本文针对工作于3.1GHz到5GHz频段的IR-UWB收发器,设计了一种4GHz小数频率综合器。该频率综合器采用0.18μm混合&射频CMOS工艺实现,其输出频率范围为3.74GHz到4.44GHz。通过使用多比特量化的∑-△调制器,该频率综合器在参考频率为20MHz时的输出频率分辨率达到15Hz。测试结果表明,该频率综合器的正交信号输出幅度失配和相位误差分别低于0.1dB和0.8º。该频率综合器的输出相位噪声达到-116dBc/Hz@3MHz,频谱杂散低于-60dBc。在1.8V电源电压下,该频率综合器的核心电路功耗仅为38.2mW。  相似文献   

4.
介绍了一种应用于GHz级高速频率合成器的数模混合下变频模块.采用了高速射频双模预分频器与数字逻辑综合生成的可编程吞脉冲分频器相结合的设计方法.双模预分频实现了高速低抖动低功耗,双模预分频器工作在除8状态输出133MHz频率时,均方差抖动小于2ps;可编程吞脉冲分频器算法灵活、设计复用性强,该算法可以灵活运用到许多复杂频率综合系统.相比较而言,该设计获得了更好的高频电路性能与设计复用性.  相似文献   

5.
本文介绍了一种C波段宽带捷变频率综合器的设计方法,采用直接数字频率合成器(DDS)实现频率捷变,采用倍频链路扩展输出带宽,通过与锁相环(PLL)合成产生的本振信号混频将输出频率搬移到C波段。论述了DDS时钟电路、倍频链路以及混频部分的设计方法,并给出了达到的主要技术指标和测试结果。  相似文献   

6.
武志为  张长春 《微电子学》2023,53(4):553-560
基于0.18μm CMOS工艺设计了一种用于WBAN 402~405 MHz频段具有低功耗全数字锁频和灵敏度校准功能的超再生收发机。采用具有噪声抵消技术的巴伦低噪声放大器,以减少无源匹配器件数量和适应低压工作;超再生数控振荡器采用数字控制电容阵列实现频率调谐,以消除猝灭操作期间振荡器的频率漂移;采用全数字锁频环替代频率综合器,以降低传感器节点的功耗;灵敏度校准环路与自动幅度控制环路共享组件,以减小校准误差,并能够在不中断接收状态的情况下动态校准接收机灵敏度。仿真结果表明,在1 V电源电压下,接收机灵敏度为-90 dBm,功耗为1.89 mW,其中全数字锁频环功耗为78μW;发射机功耗为1.96 mW,效率为28%。  相似文献   

7.
卫星导航系统基带数字干扰信号主要包括:单音干扰、扫频干扰和宽带/窄带干扰等信号。采用现场可编程门阵列(FPGA)实现基带数字干扰信号的生成;利用频率综合器与FPGA之间的接口实现本振频率综合器参数设置。在FPGA内实现的频率资源复用策略,满足各种算法的高速计算要求,可用于卫星导航抗干扰算法仿真验证。  相似文献   

8.
本文提出了一种2.4GHz低功耗频率预置快速锁定的锁相环频率综合器,该频率综合器使用0.18um 的CMOS 工艺制作。设计了低功耗的混合信号压控振荡器,双模预置分频器,数字处理器和非易失性存储器来降低整体系统的功耗和减小锁定时间。数字处理器可以在工艺偏差的情况下自动的校正压控振荡器的预置频率,使得对振荡器频率的预置可以达到很高的精度。测试结果表明,在1.8V 的电源电压下,频率综合器的电流消耗为4mA,它的典型的锁定时间小于3us。  相似文献   

9.
最小均方误差(LMS)算法是自适应信号处理中最常用的算法.本文在给出LMS算法的原理的基础上,设计了一种单一频率的自适应陷波器的仿真方案.采用SystemView通信系统仿真工具,仿真了该自适应陷波器工作过程,给出了各点工作波形,并通过实验给出了不同参数条件下的陷波器收敛性能.实验结果表明,在合适的参数条件下,LMS算法可以兼顾收敛速度和稳态误差两方面的性能,实现性能良好的陷波器.同时,由于采用迭代算法,LMS算法更适合DSP或FPGA的数字实现.  相似文献   

10.
高精度高重复频率线性调频测距用雷达频综器的设计   总被引:1,自引:0,他引:1  
给出了高精度高重复频率方式下线性谳频测距用雷达频率综合器的设计,并对线性调频信号的斜率误差进行了分析,分析结果和;实验结果吻合较好。  相似文献   

11.
12.
This paper presents new techniques to implement direct digital frequency synthesizers (DDFSs) with optimized piecewise-polynomial approximation. DDFS performances with piecewise-polynomial approximation are first analyzed, providing theoretical upperbounds for the spurious-free dynamic range (SFDR), the maximum absolute error, and the signal-to-noise ratio. A novel approach to evaluate, with reduced computational effort, the near optimal fixed-point coefficients which maximize the SFDR is described. Several piecewise-linear and quadratic DDFS are implemented in the paper by using novel, single-summation-tree architectures. The tradeoff between ROM and arithmetic circuits complexity is discussed, pointing out that a sensible silicon area reduction can be achieved by increasing ROM size and reducing arithmetic circuitry. The use of fixed-width arithmetic can be combined with the single-summation-tree approach to further increase performances. It is shown that piecewise-quadratic DDFSs become effective against piecewise-linear designs for an SFDR higher than 100 dBc. Third-order DDFSs are expected to give advantages for an SFDR higher than 180 dBc. The DDFS circuits proposed in this paper compare favorably with previously proposed approaches.  相似文献   

13.
文章基于分段线性近似算法提出分段泰勒二阶近似算法,从频谱纯度分析了该算法的优越性,讨论了系数位数和分段数的选取,最后结合硬件优化的系统结构,设计实现了SFDR达102.3dB的数字频率合成器。综合结果表明,该算法实现的系统面积上要比分段线性近似算法的系统小20%,功耗上也小39.5%。与现有的其他数字频率合成器比较表明,在设计高频谱性能DDFS方面,其在功耗和面积上都具有较大优势。  相似文献   

14.
一种用于铷频标的紧凑型直接数字频率合成器   总被引:1,自引:1,他引:0  
研发了高精度铷频标芯片SoC实现中应用的一种紧凑型直接数字频率合成器(DDFS) . 为了减小芯片面积和降低功耗,采用正弦对称技术、modified Sunderland 技术、正弦相位差技术、四线逼近技术以及量化和误差ROM技术对相位转正弦的映射数据进行了压缩. 利用这些技术,ROM尺寸压缩了98%. 采用标准0.35μm CMOS工艺,一个具有32位相位存储深度和10位DAC的紧凑型DDFS流片成功,其核心面积为1.6mm2. 在3.3V电源下,该芯片的功耗为167mW, 无杂散动态范围(SFDR)为61dB.  相似文献   

15.
研发了高精度铷频标芯片SoC实现中应用的一种紧凑型直接数字频率合成器(DDFS).为了减小芯片面积和降低功耗,采用正弦对称技术、modified Sunderland技术、正弦相位差技术、四线逼近技术以及量化和误差ROM技术对相位转正弦的映射数据进行了压缩.利用这些技术,ROM尺寸压缩了98%.采用标准0.35μm CMOS工艺,一个具有32位相位存储深度和10位DAC的紧凑型DDFS流片成功,其核心面积为1.6mm2.在3.3V电源下,该芯片的功耗为167mW,无杂散动态范围(SFDR)为61dB.  相似文献   

16.
提出了采用线性插值的方法来实现直接数字频率合成器(DDFS)结构中相位到正弦曲线幅度之间的映射(简称“相幅映射”)。该方法使用具有分段连续性质的线性分段来近似正弦函数曲线的第一象限部分;然后根据正弦曲线的象限对称性,重构完整的正弦曲线。文中分析了基于线性插值技术的DDS的频谱特性;然后对基于该方法的DDS的“无杂散动态范围”进行了研究。最后,提出了线性插值系数选择的详细、系统的步骤,从而取得期望的SFDR。  相似文献   

17.
An 800-MHz low-power direct digital frequency synthesizer (DDFS) with an on-chip digital-to-analog (D/A) converter is presented. The DDFS consists of a phase accumulator, two phase-to-sine converters, and a D/A converter. The high-speed operation of the DDFS is enabled by applying parallelism to the phase-to-sine converter and by including a D/A converter in a single chip. The on-chip D/A converter saves delay and power consumption due to interchip interconnections. The DDFS considerably reduces power consumption by using several low-power techniques. The pipelined parallel accumulator consumes only 22% power of a conventional pipelined accumulator with the same throughput. The quad line approximation (QLA) and the quantization and error ROM (QE-ROM) minimize the ROM to generate a sine wave. The QLA saves 4 bits of the sine amplitude by approximating the sine function with four lines. The QE-ROM quantizes the ROM data by magnitude and address and then it stores the quantized values and the quantization errors separately. The ROM size for a 9-bit sine output is only 368 bits. A DDFS chip is fabricated in a 0.35-/spl mu/m CMOS process. It consumes only 174 mW at 800 MHz with 3.3 V. The chip core area is 1.47 mm/sup 2/. The spurious-free dynamic range (SFDR) is 55 dBc.  相似文献   

18.
19.
为了提高直接数字频率合成技术的资源利用率,结合三角函数的对称性和线性幅值逼近算法对正弦信号分段算法进行研究,提出基于六线线性逼近优化算法,使用6段不大于正弦值的均与分段的线段逼近之后,使用QE-ROM (量化-误差存储)存储线段与正弦值差值的办法,在不影响频率特征和最大误差特性基础上,实现了算法的简化,并压缩了误差补偿存储器所需存储空间。实验结果表明对于9 bit正弦输出只需使用336 bit存储器和4个加法器3个选择器一个比较器即可实现整个系统,并且最大的工作频率达到了210 MHz,共消耗110个LE,49个存储器。压缩比远远高于传统的压缩算法。  相似文献   

20.
This paper presents a direct digital frequency synthesizer (DDFS) with a 16-bit accumulator, a fourth-order phase domain single-stage /spl Delta//spl Sigma/ interpolator, and a 300-MS/s 12-bit current-steering DAC based on the Q/sup 2/ Random Walk switching scheme. The /spl Delta//spl Sigma/ interpolator is used to reduce the phase truncation error and the ROM size. The implemented fourth-order single-stage /spl Delta//spl Sigma/ noise shaper reduces the effective phase bits by four and reduces the ROM size by 16 times. The DDFS prototype is fabricated in a 0.35-/spl mu/m CMOS technology with active area of 1.11mm/sup 2/ including a 12-bit DAC. The measured DDFS spurious-free dynamic range (SFDR) is greater than 78 dB using a reduced ROM with 8-bit phase, 12-bit amplitude resolution and a size of 0.09 mm/sup 2/. The total power consumption of the DDFS is 200mW with a 3.3-V power supply.  相似文献   

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