低复杂度的基于迭代译码的LDPC编码方法

基于迭代译码的LDPC编码方法,是一种分两个阶段编码的方法,然而对校验矩阵的列交换以及添加新行都会增加编码所需的存储资源.文中着力于寻找低复杂度实现该编码算法的校验矩阵,首先研究了重复累积(RA)码的基于迭代译码的编码实现,然后针对802.11n[1]和802.16e[2]中一种类RA码的LDPC码,提出了另一形式的分阶段编码,可以降低编码复杂度.     

LTE系统的正交重复累积码设计

本文借鉴重复累积（repeat accumulate,RA）码的编码构造,提出了一种适用于快衰落信道下的类RA码——正交RA（orthogonal repeat accumulate,ORA）码。该方案利用正交编码将重复编码信息进行累加,使得发射信息符号弥散在UE所占据的完整时频二维空间,从而获取系统所能提供的最大的时间分集增益。仿真结果表明,与现有方案相比,本文设计的ORA码在快衰落信道下可有效改善系统性能且复杂度较低。     

编码协作系统准循环重复累积码的联合设计与性能分析

重复累积(RA)码是一种特殊结构的低密度奇偶校验(LDPC)码,不仅具有LDPC码的优点,还能实现差分编码。针对LDPC编码协作系统编码复杂度高、时延长的问题,该文引入准循环RA(QC-RA)码,推导出信源节点和中继节点采用的QC-RA码对应的联合校验矩阵,基于公差构造方法设计该联合校验矩阵,并证明该方法设计的联合校验矩阵不存在围长为girth-4, girth-6的短环。理论分析和仿真结果表明,同等条件下该系统比相应点对点系统具有更优异的误码率性能。仿真结果同时表明,与采用一般构造QC-RA码或基于Z型构造QC-RA码相比,采用基于公差构造的联合设计QC-RA码的多信源多中继协作均可获得更高的编码增益。     

编码协作系统准循环重复累积码的联合设计与性能分析

重复累积(RA)码是一种特殊结构的低密度奇偶校验(LDPC)码,不仅具有LDPC码的优点,还能实现差分编码。针对LDPC编码协作系统编码复杂度高、时延长的问题,该文引入准循环RA(QC-RA)码,推导出信源节点和中继节点采用的QC-RA码对应的联合校验矩阵,基于公差构造方法设计该联合校验矩阵,并证明该方法设计的联合校验矩阵不存在围长为girth-4, girth-6的短环。理论分析和仿真结果表明,同等条件下该系统比相应点对点系统具有更优异的误码率性能。仿真结果同时表明,与采用一般构造QC-RA码或基于Z型构造QC-RA码相比,采用基于公差构造的联合设计QC-RA码的多信源多中继协作均可获得更高的编码增益。     

基于重复累积码的BICM系统译码算法

重复累积码(RA)由于其编译码复杂度低、性能接近香农限的优点,目前得到学术界的广泛关注。文中研究了RA码及其译码算法,并将其应用于比特交织编码调制(BICM)系统。针对低信噪比下基于RA码的编码调制系统误码率较高的问题,提出了一种改进算法,该算法通过在解调器和译码器之间引入迭代处理,利用译码器输出的外信息改善解映射结果,从而降低了系统误码率。仿真结果表明,在加性高斯白噪声(AWGN)信道、瑞利(Rayleigh)衰落信道下,BICM系统使用迭代的译码算法与原算法相比,误码性能有较明显提高。     

基于组合交织器的高码率RA码的设计

针对一般交织器结构的重复累积(RA)码的奇偶校验矩阵中出现的短环问题,提出将一种组合技术应用于RA码的交织器结构,设计一种新型的组合交织器,使得产生的RA码具有高码率且无4环。仿真结果显示,在码长较长和高码率的情况下,组合交织的RA码译码性能优于传统交织器。     

基于ACE约束的S-IRA编译码器设计

考虑到结构化非规则重复累积码具有准循环的结构便于硬件实现,采用了结构化非规则重复累积码进行编码器设计。准循环矩阵的构造采用了基于ACE约束的PEG填充构造方法。结合所用码型的特点,设计出了简单有效的编码流程图。译码方面,采用了分层修正最小和译码算法,并设计出了译码器结构。     

一种应用于实时语音传输的LDPC码的设计

文中设计了一种适于对声码器的输出码流进行前向纠错编码的低密度奇偶校验码(LDPC码).该低密度奇偶校验码具有半规则化的结构,编码简单,存储量少,调整码率方便,易于硬件实现.文中同时对汉明码,卷积码、Turbo码、低密度奇偶校验码分别在AWGN、Rayleigh信道下的传输性能进行了仿真比较.仿真结果表明,长度适合的LDPC码误码性能远超过汉明码、卷积码,综合性能与Turbo码接近.     

基于RA码的协作通信

协作通信能够通过多个用户之间共享天线及其他网络资源形成虚拟多天线阵列,有效抵抗无线信道中的衰落.重复累积码(RA)是可以实现线性时间编译码的好码,本文将RA码应用于协作通信模型中,从而可以提高协作通信系统的性能.     

基于Kirkman三元系的RA码交织器设计

重复累积(RA)码的随机交织器容易产生短环问题,增加了系统的误码率。通过平衡不完全区组设计中的Kirkman三元系设计,构造了KTS-RA码交织器。Kirkman三元系相遇数为1的特点使交织器中没有4环存在。RA码码率由所选平行类的个数确定,而Kirkman三元系含有较大的平行类数,因此码率可在较大范围内选择。仿真结果显示,KTS-RA码性能优于随机RA码。     

Combinatorial Interleavers for Systematic Regular Repeat-Accumulate Codes [Transactions Letters]

This paper proposes novel interleaver and accumulator structures for systematic, regular repeat-accumulate (RA) codes. It is well known that such codes are amenable to iterative (sum-product) decoding on the Tanner graph of the code, yet are as readily encodable as turbo codes. In this paper, interleavers for RA codes are designed using combinatorial techniques as a basis for deterministic interleaver constructions, yielding RA codes whose Tanner graphs are free of 4-cycles. Further, a generalized RA code accumulator structure is proposed, leading to codes, termed w3RA codes, whose parity-check matrices have many fewer weight-2 columns than conventional RA codes. The w3RA codes retain the low-complexity encoding of conventional RA codes and exhibit improved error-floor performance.     

基于FPGA的LDPC编码实现与验证

介绍数字电视传输系统中LDPC编码设计及FPGA实现与验证,传输系统中采用了基于准循环LDPC码结构,其校验矩阵具有准循环特性。编码时需求出具有准循环特性的生成矩阵,即可利用移位寄存器进行编码,将循环移位得到的矩阵存储到RAM中,节约了存储矩阵空间;运算模块采用流水线方式运算,节约了硬件资源。利用Quartus II仿真平台进行了测试、综合和仿真,再下载到Stratix II EP2S60F1020C3 DSP Develoment Ezki硬件平台调试运行得到编码结果,并与Matlab建模仿真结果进行比较,验证了其实现过程的正确性。     

面向DVB-S2标准LDPC码的高效编码结构

面向DVB-S2标准LDPC码,该文旨在实现一种基于FPGA的高效编码结构,提出一种快速流水线并向递归编码算法,可以显著提高编码数据信息吞吐率。同时,通过并向移位运算和并向异或运算的处理结构计算编码中间变量及校验位信息,在提高编码并行度的同时可有效减少存储资源的消耗。此外,针对动态自适应编码的情况优化了LDPC码编码存储结构,有效复用了数据存储单元和RAM地址发生器,进一步提高FPGA的硬件逻辑资源利用率。针对DVB-S2标准LDPC码,基于Stratix IV系列FPGA的验证结果表明,所提编码结构在系统时钟为126.17 MHz时,编码数据信息吞吐率达20 Gbps以上。     

基于零空间矩阵匹配的极化码参数盲识别算法

针对目前极化码参数盲识别问题，该文提出一种基于零空间矩阵匹配的极化码参数盲识别算法。由于极化码生成矩阵的构造是确定的，其生成矩阵都是满秩的方阵，该算法首先利用极化码编码中信道可靠性估计删除生成矩阵中冻结位码字对应的行，再找出该矩阵在二元域中的零空间矩阵作为该码长下的监督矩阵，用不同长度码长的监督矩阵与待检测的码字迭代相乘，根据乘积结果中“1”的比例来判断码字的码长、信息位个数和位置分布。仿真结果表明，针对200组码长64，信息位个数30的极化码，在最大误比特率不超过0.06时，识别率能保持在80%以上。     

非规则LDPC码编码器的FPGA实现

文中硬件实现了一种非规则的低密度奇偶校验码在一定的约束条件下,利用具有一定结构的校验矩阵来降低编码复杂度的LDPC码,并给出了编码器设计实现原理、结构和基本组成。在Quartus 9.0软件平台上采用基于FPGA的Verilog硬件描述语言,在Altera的Cyclone系列型号为EP1C6Q240C8N的芯片硬件平台实现了整个编码过程中所有模块的功能,并通过Matlab验证了编码结果的正确性。同时,该编码方案还可灵活应用于不同码长的系统中。     

Quasi-cyclic LDPC codes for fast encoding

In this correspondence we present a special class of quasi-cyclic low-density parity-check (QC-LDPC) codes, called block-type LDPC (B-LDPC) codes, which have an efficient encoding algorithm due to the simple structure of their parity-check matrices. Since the parity-check matrix of a QC-LDPC code consists of circulant permutation matrices or the zero matrix, the required memory for storing it can be significantly reduced, as compared with randomly constructed LDPC codes. We show that the girth of a QC-LDPC code is upper-bounded by a certain number which is determined by the positions of circulant permutation matrices. The B-LDPC codes are constructed as irregular QC-LDPC codes with parity-check matrices of an almost lower triangular form so that they have an efficient encoding algorithm, good noise threshold, and low error floor. Their encoding complexity is linearly scaled regardless of the size of circulant permutation matrices.