VoIP系统中加密算法的应用研究

针对目前语音信息加密不足的现状,在VoIP终端设备中设计并实现了基于FPGA的AES算法的加解密模块。首先介绍了具有加解密能力的VoIP系统的总体实现结构;其次重点介绍了加密算法各个子模块的实现方法,并通过硬件描述语言在FPGA芯片内部加以实现;最后,通过编写Testbench文件对PCI的部分功能和加解密进行了仿真测试。仿真结果表明,该系统成功实现了数据传输接口和语音的快速加解密功能,为数据的快速安全实时传输提供了可靠保证。加解密算法的实现占用的FPGA资源少,速度快,吞吐率高,性能稳定。     

CCPRH数位加解密模块及其应用

文章设计并定义了一种特别的加、解密方法(CcPRM),该方法以可录介质ID为依据,通过页存储模块内数据的移位实现了数据的加、解密过程;此方法采用FPGA芯片实现,具有高速,高保密特点;该模块植入SD卡后,储存卡实现了存储资料的加密保护,具有高速,高保密特点.     

CCPRM数位加解密模块及其应用

文章设计并定义了一种特别的加、解密方法(CcPRM),该方法以可录介质ID为依据,通过页存储模块内数据的移位实现了数据的加、解密过程;此方法采用FPGA芯片实现,具有高速,高保密特点;该模块植入SD卡后,储存卡实现了存储资料的加密保护,具有高速,高保密特点.     

基于FPGA的PCI硬件加解密卡设计

提出一种基于FPGA的PCI硬件加解密卡的设计方案,用硬件加解密取代了传统的软件加解密,将加解密模块和PCI接口模块集成在一个FPGA芯片内实现.分析了PCI加解密卡的软硬件的结构和原理,详细介绍了DESX加解密算法的原理、步骤和硬件实现、PCI接口模块的IP核设计以及USB接口模块的电路连接.系统硬件以FPGA为核心,使用Quartus Ⅱ 7.2软件和VHDL语言设计,软件由DriverStudio 2.7和Visual C++6.0设计.采用192位密钥的DESX分组对称加解密算法来取代64位DES算法,密文和密钥在专用硬件中存储,计算机内只有明文,有效防止黑客攻击,保护数据安全.设计采用逻辑综合式取代时钟驱动级联式来实现DESX算法,使加密一组数据的时间由16个周期缩短为1个周期.     

基于SafeXcel芯片的IPV6安全模块的设计

讨论将高速密码芯片应用到IPV6安全模块研制中的一种应用方案。方案以SafeXcel系列安全芯片作为加／解密算法模块的内核。给出这种用于增强IPV6路由器安全性的安全模块的结构设计方案和实现方法,该安全模块可以实现对IPV6数据包的实时IPSec保护,大大改进高性能网络中对数据流进行实时加／解密的性能。     

TEA密码算法的VLSI实现

提出了两种实现 TEA的结构 ,并采用其中一种结构设计了 TEA加解密处理器电路模块 ,将其成功地应用在非接触的智能 IC卡中 .该加解密处理器硬件模块可分别实现加密和解密运算 ,循环迭代次数具有可编程特性 .该处理器模块占用较小的芯片面积 ,具有很小的功耗 ,可以方便地与 8位微处理器连接 ,适用于各种嵌入式系统中 .     

国内全自主知识产权密码安全芯片

SSX45密码安全芯片可广泛应用于对信息、安全有着较高要求的相关领域，满足信息安全处理中针对信息提出的机密性、完整性、可用性、可控性等高安全性需求。该芯片基于国产32位CPU核，主要设计支持RSA、ECC非对称密码算法和SSF33、SCB2对称密码算法，通过内部硬件设计的公钥加速引擎和其他硬件算法模块实现高性能的信息加解密运算，     

TEA密码算法的VLSI实现

提出了两种实现TEA的结构,并采用其中一种结构设计了TEA加解密处理器电路模块,将其成功地应用在非接触的智能IC卡中．该加解密处理器硬件模块可分别实现加密和解密运算,循环迭代次数具有可编程特性．该处理器模块占用较小的芯片面积,具有很小的功耗,可以方便地与8位微处理器连接,适用于各种嵌入式系统中．     

同步VLSI设计环境下AES模块的异步流水线结构实现

本文提出了一种可在同步VLSI设计环境下,由已有的流水线结构同步集成电路的算法或者RTL代码直接得到其异步集成电路网表的方法。并使用此方法,实现了128位异步AES加、解密模块。解密模块为多功能流水线,既可以进行生成子密钥运算,也可以进行解密输入数据。对加、解密模块均通过10级、5级、3级、2级流水四种结构分别实现并加以比较。     

可兼容AES-128、AES-192、AES-256串行AES加密解密电路设计

通过分析AES算法的基本原理,对算法中的AES-128、AES-192、AES-256三种不同的加密解密模式进行了综合设计,有效地利用了公共模块,与单个分别实施各个加密解密模式相比,大大减少了硬件电路面积.针对目前AES实现方法中的key产生模块进行了理论分析,提出了一种新的实现电路结构.设计出的串行AES硬件加密解密电路经综合后得到的芯片面积为31 286门,最高工作频率为66MHz,可以满足目前的大部分无线传感网络的数据交换速率的需求.     

一种小面积低功耗串行AES硬件加解密电路

通过分析AES算法的基本原理,对AES算法中的子模块SubBytes和Mixcolumns的硬件电路实现方法进行优化,提出一种新的key硬件电路实现方式,并在key的实现电路中采用低功耗设计.与目前的大多数实现电路相比,该电路可以有效减小芯片面积,降低电路功耗.采用串行AES加密/解密电路结构,经综合仿真后,芯片面积为8 054门,最高工作频率为77.4 MHz,对128位数据加密的速率为225 Mbps,解密速率达到183 Mbps,可满足目前大部分无线传感网络数据交换速率的需求.     

一种高性能智能卡的设计实现

针对当前3G业务对智能卡提出高性能、高安全性和多应用支持的需求,设计了一种智能卡结构.重点介绍了兼容ISO7816协议的UART串口和1024位 RSA加解密模块的实现.该结构采用SMIC 0.18 μm混合信号工艺流片验证,UART串口传输速率最高可达312.5 kbps,RSA加解密性能较业界同类产品有较大幅度提升.经验证,该结构能很好满足3G业务的需求.     

一种AES密码算法的硬件实现

介绍了一种适用于较小面积应用场合AES密码算法的实现方案。结合该算法的特点,在常规轮变换中提出一种加/解密列混合变换集成化的硬件结构设计,通过选择使用同一个模块,可以实现加密和解密中的线性变换,既整合了部分加/解密硬件结构,又节约了大量的硬件资源。仿真与综合结果表明,加/解密运算模块面积不超过25000个等效门,有效地减小了硬件实现面积,同时该设计方案也满足实际应用性能的需求。     

安全网络摄像机研究

现有网络监控系统通常建立在IP网络或以太网之上,其安全性远已不能满足涉及到重大秘密的保密单位要求.因此提出并设计了一款具有安全保密特性的高清网络摄像机.在满足现有高清监控要求的同时,利用密码学芯片实现了信息加/解密、数据摘要、数字签名等安全机制和服务.并在此基础上论述了监控系统运行环境安全性设计及基本结构.     

基于FPGA的IDEA加解密算法的研究和实现

加密技术是数据保密通信的关键技术。研究加密算法、保障数据安全具有重要的现实意义。IDEA算法是一个好的加解密算法。本文用FPGA设计并实现了IDEA算法的加解密器。对于算法实现的关键运算模块,通过对几个经典运算算法的比较验证,选择合适的算法进行优化设计。利用状态机的优良特性控制算法的运算。结果表明,该设计消耗资源少,运算速度快,算法更适应FPGA特性,具有一定的应用价值。     

基于公钥思想的非对称Hopping Code系统编码芯片设计

针对应用干遥控或命令辨别场合的跳码系统，提出了一种新型的非对称跳码算法。该跳码系统的加解密算法基于有限域GF（2^n）上的多项式运算，采用了随机数发生嚣，能够完成汽车电子钥匙等遥控或命令辨别场合的跳码功能，并达到较高的安全性。文章主要介绍了加解密模块及发送端芯片的设计与实现。     

基于FPGA的3-DES双向数据传输高速加／解密芯片设计

介绍了DES和3-DES算法,并阐述了用FPGA芯片进行高速硬件加／解密的设计方法以及关键问题的解决方案,最后利用Altera公司的Cyclone Ⅱ EP2C70F896C8器件设计了一款3-DES双向数据传输加／解密芯片,从而将复杂的加／解密运算通过FPGA单芯片实现,提高了加密速度和破译难度。     

DWB-AES:基于AES的动态白盒实现方法

物联网设备因资源受限,需要兼具安全性、灵活性的轻量级密码模块保障安全,白盒密码能够满足物联网设备的安全需求。在常见的白盒密码实现方法中,往往密钥和查找表是绑定的,因此每次更换密钥都需要重新生成并更换查找表,这在实际应用中不够灵活。为了解决该问题,提出了一种基于AES的动态白盒实现方法,即DWB-AES。该方法通过改变轮与轮之间的边界,将加解密过程的所有操作均通过查找表来实现,并对表和密钥分别进行混淆,使整个加解密过程不会暴露密钥信息,且每次更换密钥时不需要更换查找表,所以DWB-AES更加灵活和实用。通过对DWB-AES的安全性分析表明,DWB-AES具有较高的白盒多样性和白盒含混度,且能够有效地抵御BGE和Mulder等常见的白盒攻击方法。     

某型无人机信息系统字符叠加模块设计

为了获得二维图像中目标空间方位信息的同时,保证图像帧信息同步,采用了一种基于MB90092芯片的字符叠加方法.分析了视频字符叠加原理,给出了字符叠加电路实现方法,设计了叠加系统主程序流程及中断子程序流程,研究了各子模块的功能及工作原理.该叠加模块应用于某型无人机信息系统,叠加系统工作正常,叠加图像质量较好,能够满足系统...     

DES加密算法的FPGA实现

为了实现一块具备高速加密/解密功能的DES芯片,在介绍了DES加密/解密算法原理的基础上,使用VerilogHDL语言对DES算法进行了实现。仿真结果表明该DES加密/解密模块功能完全正确。本模块基于Altera公司的Stratix系列EP1S10B672C6芯片,最高工作频率可达106 MHz,数据编码速率最高可达6 Gb/s。