FPGA实现的视频图像缩放显示

对几种常用的图像缩放算法进行了比较,在权衡了算法复杂度、缩放效果和FPGA逻辑资源等3大因素后,选择了双线性插值算法来实现图像缩放。重点介绍了双线性插值算法和该方法的FPGA硬件实现方法,包括图像数据缓冲单元、插值系数生成单元以及插值计算单元等。应用结果表明,双线性插值算法及其硬件实现模块达到了预期的效果。     

基于行列不同插值算法的图像缩放引擎的设计

为了降低定标器的硬件复杂度并提高液晶显示图像的质量,提出了一种行列采用不同插值算法的图像缩放引擎设计方法.在论述四点三次卷积插值算法和线性插值算法基础上,提出了行列不同计算点数的缩放引擎系统架构.在该架构中,水平缩放采用四点三次卷积插值算法,而垂直缩放采用优化的两点线性插值算法.相比双三次插值算法的实现,减少了9个乘法器的使用,明显节省了实现电路的硬件开销.另外,详细论述了放大单元及相应的滤波器的设计,并将设计结果综合下载到现场可编程门阵列(FPGA)芯片.FPGA验证结果表明,该设计切实可行.     

H.264视频解码芯片中视频控制器的设计

本文介绍了应用于H.264解码专用芯片的视频控制器模块的设计方法,详细分析了其工作原理和设计思想,以及设计中的一些特殊技术。该模块实现了YUV转RGB信号的色度空间转换,并通过重采样实现了对原始视频图像的整数、分数的格式转换。采用该模块的H.264解码专用芯片可以应用于液晶电视和需要数字图像缩放的各类显示屏中。     

面向硬件实现的一种视频实时缩放算法

为了满足对高分辨率图像缩放处理速率和功能的要求,依据复杂度高、效果好的双立方内插值(BI-CUBIC)提出了一种面向硬件实现的插值算法,在该算法原理基础上结合高度流水线结构搭建系统架构,用XILINX软件设计验证各功能模块后将系统实现在该公司的Virtex5-110T芯片上。测试证明该FPGA芯片能够实现对任意比例尺寸图像的任意比例缩放功能,占用较少芯片资源同时处理能力达到1 080 pixel每秒48帧。     

自适应图像缩放算法及其硬件设计

介绍了一种新型的自适应图像缩放算法.该算法对图像像素块进行分析,能有效识别出图像的边缘特征.然后对内容为边缘的图像部分实行有向滤波,而对其它图像部分实行双线性滤波,从而克服一般图像缩放算法在缩放图像时将边缘模糊化的问题.对该图像缩放算法进行硬件设计,以Verilog实现该算法并在通过前仿验证.     

基于SoPC的高速图像采集模块的设计

研究了一种基于SoPC技术的嵌入式高速图像采集控制模块的设计方案。该模块通过在FPGA芯片上配置NiosⅡ软核处理器和相关的接口模块来实现其主要硬件电路,并结合系统的软件设计来控制高速多功能视频解码芯片ADV 7181和SDRAM。实现了图像的高速A/D转换、存储等功能。由于采用SoPC和DMA控制技术,该模块具有设计灵活、图像采集速度快和扩展性好等优点。     

一种自适应Catmull-Rom样条图像缩放算法的设计实现

针对基于图像边缘缩放处理导致的图像边缘瑕疵或模糊现象,提出一种边缘自适应Catmull-Rom样条图像缩放插值算法.该算法以相邻4个源像素点构造一段以3次多项式函数为基础,自动选择与目标像素点相适应的像素组进行插值运算.重点描述了该算法应用于图像缩放处理的硬件实现结构,并通过功能仿真.最后,由Sobel边缘检测函数对目标图像进行边缘检测.结果表明,该算法能够获得边缘清晰的真彩色目标图像.     

基于FPGA和ADV7123的红外图像显示卡的设计与实现

介绍了一种利用FPGA(现场可编程门阵列)和A/D转换芯片ADV7123实现红外图像显示卡的设计方法.该显示卡的主要功能包括像素灰度级转换、图像放大以及PAL(逐行倒相)制视频信号生成.详细讨论了显示卡的设计思想和硬件结构、FPGA各逻辑模块设计、FPGA配置加载、显示卡与主系统互连以及利用ADV7123生成PAL制视频信号的方法.该图像显示卡用于红外图像处理系统的硬件调试和红外图像处理算法的效果观测,实际使用情况表明,该显示卡能够很好地满足红外图像处理系统的图像输出需求.     

一种新型视频解码器的结构设计与硬件实现

视频解码芯片是数字电视信号接收机的关键部件,文中介绍了一种新型视频解码器的结构设计与硬件实现,详细阐述了解码器的总体框架、主要模块的功能及结构.由模拟前端模块,实现模数变换功能,梳子滤波器完成亮度和色度信号的分离,CENRDE模块完成色彩增强,噪声去除.增强缩放器完成隔行到逐行的变换以及缩放功能,最后输出格式模块完成显示格式的转化.结果表明本结构和设计得到较好的解码效果.     

基于Nios Ⅱ的高速图像采集系统的设计

研究了一种基于SOPC技术的嵌入式高速图像采集控制系统的设计方案.该系统通过在FPGA芯片上配置NiosⅡ软核处理器和相关的接口模块来实现其主要硬件电路,并结合系统的软件设计来控制高速多功能视频解码芯片ADV7181和编码芯片ADV7123实现了图像的高速A/D、D/A转换、存储和回放等功能.由于采用了SOPC和DMA控制技术,该系统具有设计灵活、图像处理速度快和扩展性好等优点.     

基于Sobel边缘检测和双线性算法的图像缩放实现

针对传统图像缩放算法的不足,本文提出一种边缘检测和双线性插值结合的方案,用以实现图像缩放的功能。借助FPGA并行高速处理的优势,搭建各功能模块,最后通过仿真工具和板级验证,结果表明该设计能够有较理想的图像放大效果。     

Programmable 2D linear filter for video applications

A fully integrated 2-D linear filter including a line buffer for a 7×7 kernel is presented. To run the filter in real time at video clock frequencies, an array of pipelined carry-save adders was used as a very fast arithmetic unit. The filter chip contains 292451 transistors on a silicon area of 135 mm². The maximum clock frequency under worst-case conditions for technology and temperature was simulated to be 20 MHz. The main blocks are designed as independent parameterizable modules. The line buffer and the arithmetic unit are available as macros in a standard cell library for semicustom design. With these macros a semicustom chip for image enhancement in a X-ray system was produced. This chip works with a system frequency of 13 MHz. The line buffer module is used in another full-custom image processing chip-a two-dimensional rank order filter with a kernel size of also 7×7. This chip contains more than 300000 transistors on a silicon area of 103 mm². In this case the module containing the 1-D FIR (finite impulse response) filters is replaced by additional pixel delays and a sorter module. Simulations have shown that the chip could work with clock frequencies up to 20 MHz     

基于ARM和FPGA的智能小车监控系统

为了解决PC监控系统中监控范围有限、不可移动的弊端,提出一种基于ARM和FPGA的智能小车监控系统。该系统利用ARM芯片S3C2440A控制图像采集、网络传输、速度采集干扰小的模块,利用FPGA芯片控制电机驱动、舵机控制、电量采集干扰大的模块。测试结果表明,该系统实现了本地图像采集并通过网络传输到远程监控端,远程监控端根据传输的图像来控制智能小车的运动。该系统功能扩展容易,设计成本低,上市时间快,功耗低。     

基于USB接口的指纹检测模块设计实现

文章主要介绍了利用FPS200指纹芯片设计指纹检测模块,该指纹检测模块可以通过USB、SPI或并行接口与相应的主机相连,重点介绍了该模块利用USB接口与计算机相连,并且利用相应的软件控制该指纹检测模块采集指纹图像,最后介绍了在使用USB接口时,该模块驱动程序编写方法、设备初始化方法和指纹图像的读取方法.经实验证明,通过该指纹检测模块性能稳定,可以采集高质量的指纹图像.     

基于TMS320DM355高清红外摄像机设计

为了能够在低光照强度情况下,获得高清图像,达到夜晚监控的目的,采用嵌入式设计方法,根据具体的应用需求,选择低照度高、解析度的CCD芯片KAI-1010以及与之相匹配的时序产生芯片KSC-1000设计图像采集模块,实现了光信号到电信号的转换;采用AD9945芯片,完成采集到的模拟信号到数字信号的转换;将获得的数字信号经过主处理芯片TMS320DM355进行图像前端处理及后端处理后,送到网络接口芯片DM9000A,经过网络在上位机实时获取视频图像。     

基于双三次插值算法的图像缩放引擎的设计

文章提出了一种基于双三次插值算法的缩放引擎有效的设计方法,并通过FPGA验证表明该设计方法切实可行。首先介绍了双三次插值算法的基本原理,接着提出了缩放引擎的系统结构,并系统地论述了放大单元的实现及高效的滤波器设计。最终,在Virtex2系列FPGA上实现了该图像缩放引擎。结果表明该设计能有效应用于图像的缩放处理,且图像缩放效果明显提高。     

基于FPGA的CMOS传感器高速视频采集系统

依据图像采集和传输的方式和方法的不同,提出了一种以CMOS数字图像传感器作为相机光电转换器件的数据采集方法.设计了一种利用FPGA作为核心控制芯片、USB为传输接口、CMOSOV5620为图像采集芯片的高速视频采集系统.介绍了系统的总体设计结构,给出了各个模块的具体硬件设计方法和软件流程,得出了可行性结论.     

基于FPGA的高光谱图像奇异值分解降维技术

为了解决高光谱图像维数高、数据量巨大、实时处理技术实现难的问题,提出了高光谱图像实时处理降维技术.采用奇异值分解(SVD)算法对高光谱图像进行降维,又在可编程门阵列(FPGA)芯片中针对这一算法划为自相关模块、特征求解模块、特征提取模块和降维实现模块4个模块进行编程实现、仿真和验证.仿真结果表明,高光谱图像降维后数据量为降维前的1/3,而降维后的分类像素点误差为0.2109%,证明了奇异值分解算法进行高光谱图像降维算法的有效性.     

An integrated cortical layer for orientation enhancement

This paper presents a set of two analog chips performing the following chain of operations: phototransduction of an image projected on the first chip, edge enhancement by high-pass filtering, current-to-pulse frequency conversion of the filtered image, and pulse coded transmission of the filtered image to the second chip which generates a “projective field” whose shape and size are widely programmable through few bias lines. The end result of the processing chain is an image with enhanced edges along a programmable orientation. The design of this system draws from the knowledge gathered by neurobiologists about the first steps of visual perception: retinal image processing and coding followed by “simple cells” processing in the visual cortex. The focus of the paper is on the cortical layer chip since information about the retina is available elsewhere. The system's main advantages are real time operation and ease of module interconnection for true parallel processing