一种使用浮动电源线嵌入式超低功耗SRAM的设计

为了解决存储单元的亚阈值泄漏电流问题,分析了在深亚微米下静态随机存储器(SRAM)6-T存储单元静态功耗产生的原因,提出了一种可以有效减小SRAM静态功耗浮动电源线的结构,并分析在此结构下最小与最优的单元数据保持电压;最后设计出SRAM的一款适用于此结构的高速低功耗灵敏放大器电路.仿真测试表明,使用浮动结构的SRAM的静态功耗较正常结构SRAM的静态功耗大大减小.     

基于自适应重排的低功耗地址总线编码

为了降低大负载地址总线的功耗，提出了一种新的低功耗自适应偏移量总线编码方法．该编码方法采用排序数列索引进行偏移地址总线的自适应重排，通过冗余线实现最佳排序数列至存储器地址接收端的传送，相对于传统的地址总线编码方法，具有更低的总线翻转频率．验证结果表明，采用自适应偏移量总线编码，地址总线的翻转频率降低了86．6％，功耗减少了69．2％，编码器本身的动态功耗和面积相当小，有效地实现了地址总线的低功耗工作．     

基于a-IGZO TFTs的低功耗D触发器设计

设计了一个基于Pseudo-CMOS逻辑门的低功耗异步复位D触发器电路.该D触发器全部由n型a-IGZO TFTs(薄膜晶体管)构成,采用动态负载替代Pseudo-CMOS拓扑中的二极管连接负载,通过减少电路导通的概率来降低静态功耗.电路的输出级为锁存器,通过反馈通路减少由动态负载造成的输出摆幅降低对延迟的影响.将该D触发器应用于环行移位寄存器的设计中,结果表明,该触发器电路可有效降低或非门逻辑电路中的静态功耗.     

一种超低功耗模数转换器的设计与仿真

为了降低电子终端设备的功耗,文中提出了一种基于C-2C电容阵列DAC的超低功耗SAR ADC。首先,通过使用C-2C电容和三电平转换方案,文中的电容阵列DAC转换能耗相比传统结构降低99.41%,面积减少87.2%。接着,采用基于动态逻辑的逐次逼近寄存器（SAR）和两级全动态比较降低SAR ADC整体功耗。最后,SAR ADC在180nm CMOS工艺下进行设计与仿真。仿真结果表明:在1V电源电压,100kS/s的采样频率下,ADC的信噪失真比（SNDR）为61.59dB,有效位（ENOB）为9.93位,总功耗为0.188W,品质因素（FOM）值为1.9fJ/Conv.-step。文中设计的超低功耗SAR ADC适用于低功耗电子终端设备。     

电路设计中实现低功耗途径的探讨

CMOS电路功耗主要由动态功耗决定的，文章分析了影响CMOS电路功耗的主要因素，同时指出了降低CMOS电路功耗的主要途径，并介绍了一些低功耗器件的设计方法和低功耗的设计技巧．     

一种基于位线电荷循环的低功耗SRAM阵列设计

为了降低静态随机存储器(SRAM)的动态功耗, 提出一种基于位线电荷循环的读写辅助电路的SRAM阵列。与传统设计性比, 辅助电路中转和保存了在读写操作中本该被直接泄放掉的位线电荷, 并重新用于下一个周期的位线充电。提出的SRAM存储器采用标准14 nm FinFET spice模型搭建, 电源供电电压为0.8 V。仿真结果表明, 与传统设计相比, 提出的存储阵列的功耗可以降低23％~43％, 并将SNM 和WNM至少提高25％和647.9％。     

一种低功耗的自适应偏置电路的设计

主要研究一种低电压、低功耗的自适应偏置电路结构。它没有采用目前常用的通过减少电路静态电流来降低运算放大器功耗的方法，而是通过改变电路结构，用非常小的偏置电流来补偿晶体管阈值电压的方法，从而避免了对电路暂态性能的影响。文中介绍了电路的原理，并进行了大信号分析。通过对电路的PSPICE仿真，理论值与仿真结果相差不到2％。     

低功耗测试研究进展

随着CMOS器件进入纳米时代,测试时产生的功耗大大超过系统正常工作时的功耗,测试功耗已成为影响芯片设计的重要因素,芯片测试时的低功耗技术也已经成为当前学术界和工业界的一个研究热点.文章首先介绍了低功耗测试技术的基本概念,分析测试中的静态功耗和动态功耗;其次,分类介绍目前常用的测试功耗控制技术;然后,对研究热点的变化和技术发展的趋势做出说明.     

MOA泄漏电流无线采集系统的低功耗设计

设计了一种低功耗的MOA(氧化锌避雷器)泄漏电流的无线采集系统.电源电路采用二极管和电容进行设计,省去了传统采用LDO(低压差线性稳压器)设计的静态电流功耗;处理器和无线收发芯片分别采用休眠与WOR(电磁波唤醒)的工作方式来进一步降低系统功耗.最后经测试得:系统平均功耗约为1mW,经计算在3.6V,19A·h的电池供电下,该系统能够连续运行7～8a,完全满足MOA泄漏电流无线采集系统的低功耗要求.     

基于WDC结构的低静态功耗Cache设计

基于片上cache占处理器芯片功耗的比重越来越大,提出了一种新的路衰减cache(Way-Decay Cache,WDC)结构．该结构通过门控Gnd技术来动态地关闭或开启部分cache路,使得cache结构可以在低功耗配置和正常配置之间切换,从而达到降低静态功耗的目的．与现有的低功耗cache结构相比,附加的逻辑少,实现简单,具有硬件的可实现性．试验结果表明,该结构可以降低cache的功耗,同时对cache整体的性能影响很小．     

主动式压电俘能电路研究分析

现有的压电俘能器大多是针对某一较窄频率范围内的振动情况而设计,但周围环境的频率范围非常宽泛且随时可能发生变化,导致一般俘能器很难实现能量俘获或俘能效率低,为了解决这一问题,设计了一种新的T型压电悬臂梁作为俘能装置。从结构设计和电路设计2方面出发,进行了静力学分析、模态分析和谐振分析,得出压电结构装置的固有频率和激振力频率等响应,对新型的主动式俘能电路进行设计,计算电路的功率损耗以及元器件损耗量。通过对主动式俘能电路进行计算仿真验证,以及对主动技术和被动技术进行对比分析,得到主动技术所获得的最大功率是被动技术的5倍。由此可知,运用电压控制型主动边界控制方法进行接口电路设计,主动利用每个压电换能周期中触发的电学边界条件,可有效增加输入压电俘能器的机械能,进而增大输出的电能。该研究创新了利用压电材料主动俘能的方式,对压电俘能的发展有积极的促进作用。     

高精度轨对轨CMOS峰值检测电路设计

介绍了一种高精度轨对轨CMOS峰值检测电路设计。基于信号“先缩小后放大”,在MOS采样开关管控制下电源对存储电容充电,该电路实现了轨对轨峰值检测,降低了检测电路的工作电流,提高了MOS开关管的速度和峰值检测的精度。该电路设计基于CSMC 0.5 um CMOS工艺,采用了5 V单电源,检测精度小于1 mV ,检测电压范围为0～Vdd ,整个检测电路的静态电流消耗为2 mA,正常工作频率为0.1 HZ～10 KHz。     

Effects of Dummy Thermal Vias on Interconnect Delay and Power Dissipation of Very Large Scale Integration Circuits

The interconnect temperature of very large scale integration (VLSI) circuits keeps rising due to self-heating and substrate temperature, which can increase the delay and power dissipation of interconnect wires. The thermal vias are regarded as a promising method to improve the temperature performance of VLSI circuits. In this paper, the extra thermal vias were used to decrease the delay and power dissipation of interconnect wires of VLSI circuits. Two analytical models were presented for interconnect temperature, delay and power dissipation with adding extra dummy thermal vias. The influence of the number of thermal vias on the delay and power dissipation of interconnect wires was analyzed and the optimal via separation distance was investigated. The experimental results show that the adding extra dummy thermal vias can reduce the interconnect average temperature, maximum temperature, delay and power dissipation. Moreover, this method is also suitable for clock signal wires with a large root mean square current.     

一种降低对数域滤波器噪声和功耗的方法

针对现代电子设备微型化的需要,对数域滤波器更适合于低电压工作,动态偏置技术可以降低电路系统的噪声和功耗.文中提出了一种动态偏置应用于对数域滤波器中的方法,可以在不改变滤波器传输函数的情况下降低对数滤波器噪声的功耗.以一个三阶差分对数域滤波器的设计为例说明了动态偏置技术的应用.Pspice模拟结果表明,与恒定偏置滤波器相比,当输入信号为最大允许输入信号的1/10时,动态偏置滤波器的输出噪声和功耗分别下降了约17dB和12dB,但滤波器的动态范围基本保持与最大输入信号时相同.     

水力发电变流调速系统关键设计和实验分析(英文)

直驱型水力发电系统使水轮机与发电机之间直接相连,为提高系统效率和可靠性,减少系统在进行有源逆变时,交流侧电感的大小影响系统静、动态性能,从稳态和瞬态电流跟踪出发,提出了满足水力发电系统要求的交流侧电感设计的新方法.针对传统的直流侧电容的参数设计方法的不足,即没有考虑PWM开关周期的延时而导致的整流器和逆变器同时向直流母线馈电的问题,提出了直流侧电容容量最小化的设计方法,对所设计的变流调速系统的特性进行了仿真和实验验证.结果表明,设计的变流调速系统不仅具有能量双向流动的特性,而且具有网侧功率因数可控,电流谐波含量低,直流母线电压泵升高快且可控的优点.     

一种用于多通道10 Gbit以太网接口的CMOS 3.125 Gb/s接收器

介绍了一种单片集成的3．125 Gb／s接收器的设计,它适用于IEEE 802．3ae四通道10Gb／s以太网接口．电路采用了多相时钟结构和并行采样技术以降低电路速度要求．电荷泵采用了常跨导偏置技术以降低环路对工艺、电源电压和温度变化的敏感度．时钟数据恢复电路采用1／5速率时钟降低振荡器的设计难度,时钟恢复的同时完成1：5解串功能,降低了电路功耗．电路采用0．18μm CMOS工艺设计和仿真,总体功耗为95mW,625MHz恢复时钟的输出抖动小于75ps,电路在3．125 Gb／s的数据率和各种工艺角下工作正确．     

脉冲电晕放电特性研究

对脉冲电晕放电系统的伏安特性进行了理论分析、以便为脉冲放电系统的实际应用提供依据。推导出了脉冲放电电压、放电电流和脉冲上升时间的理论公式;分析了回路参数对脉冲放电特性的影响;     

Partition-based Low Power DFT Methodology for System-on-chips

This paper presents a partition-based Design-for- Test （DFT） technique to reduce the power consumption during scan-based testing. This method is based on partitioning the chip into several independent scan domains. By enabling the scan domains alternatively, only a fraction of the entire chip will be active at the same time, leading to low power consumption during test. Therefore, it will significantly reduce the possibility of Electronic Migration and Overheating. In order to prevent the drop of fault coverage, wrappers on the boundaries between scan domains are employed. This paper also presents a detailed design flow based on Electronics Design Automation （EDA） tools from Synopsy~ to implement the proposed test structure. The proposed DFT method is experimented on a state-of-theart System-ou-chips （SOC）. The simulation results show a significant reduction in both average and peak power dissipation without sacrificing the fault coverage and test time. This SOC has been taped out in TSMC and finished the final test m ADVANTEST.     

基于双边沿触发的低功耗触发器逻辑设计

从消除时钟冗余,提高时钟利用率以达到降低功耗的思想出发,提出基于双边沿触发的触发器的逻辑设计。新构建的双边沿触发器逻辑功能正确,时钟利用率高,功耗降低显著.