一种4Gb/s低压差分信号比较器的低抖动优化设计

基于低压差分信号比较器的结构,研究了影响比较器输出抖动的各种因素,并指出:根据差分信号的输入摆幅来优化电路有助于降低电路的输出抖动.基于0.13 μm CMOS工艺,优化设计了一种低抖动的低压差分信号比较器电路.仿真结果显示,该低压差分信号比较器电路能够转换传输速率高达4 Gb/s的信号,在输入信号差分摆幅确定的条件下,其额外引入的峰峰值抖动为2 ps.     

串行低压差分信号接收器设计

设计了一种内置差分信号有效性检测电路的串行低压差分信号接收器,通过对信号的差分摆幅进行比较,能够正确检测差分信号是否处于标准范围之内.采用片内阻抗匹配网络和镜像补偿型差分电路结构实现了高速串行差分信号到CMOS电平信号的转换,也克服了高速信号传输过程中的信号完整性问题.基于0.13μm CMOS混合信号工艺设计,仿真结果表明,所设计的电路能够正确检测和接收数据率高达2.5 Gb/s,差分摆幅超过200 mV的串行差分信号.     

用于红外焦平面读出电路的新型输出缓冲器

根据红外焦平面读出电路输出缓冲器的大输出摆 幅和大压摆率的特点,设计了一种应用于红外焦平面读出电路的新 型输出缓冲器,由于输出缓冲器需要一个较大的输出摆幅,所以采用轨对轨输入以及AB类输 出的全差分运放,使其在不损失 增益的情况下提高带宽和输出摆幅;并在轨对轨结构中插入恒定跨导电路,使电路更加稳定 ;在输出缓冲器高压摆率的要求下, 输出级插入压摆率提高电路,使电路达到更好的性能。该输出缓冲器采用TSMC 0.18 μm CMOS工艺,50 pF电容负载、100 kΩ 电阻负载,5V工作电压。仿真结果表明,在输入摆幅1~4.8 V的情况 下输出摆幅能到达1~4.8V,增益能达到100.34 dB,带宽 为58 MHz,正负压摆率分别为89 V/μs、－92 V/μs,其他仿真结果也均满足缓冲器的设计要求。     

PDP驱动芯片用RSDS接口电路设计

介绍了一种基于RSDS(减小摆幅差分信号传输)信号传输标准的PDP驱动芯片用接口电路设计,它包括PMOSFET输入CMOS差分放大器和电压源偏置电路.文章重点讨论了PMOSFET输入CMOS差分放大器的差模工作原理及影响其差模增益的因素.Spectre仿真结果表明,本文设计的RSDS接受器电路在输入信号频率为200 MHz的情况下能正常工作,实现了由RSDS信号转换为LVCMOS信号的功能.目前该接口电路已经应用于一款PDP驱动芯片中,作为高速数据传输接口.     

一种低电压恒定跨导轨到轨运算放大器的设计

设计了一种低电压恒定跨导的轨到轨运算放大器,作为误差放大器用在BUCK型DC-DC上实现对输出电压的调节。该运算放大器采用两级结构,输入级采用互补差分对的结构,实现了轨到轨电压的输入,并且利用2倍电流镜技术实现了跨导的恒定;输出级采用AB类放大器的结构,提高了输出电压摆幅和效率,实现了轨到轨电压的输出。该电路基于CSMC 0.25μm EN BCDMOS工艺进行设计,仿真结果表明:电源电压为2.8 V时,在输出端负载电容为160 pF、负载电阻为10 kΩ的情况下,增益为124 dB,单位增益带宽积为5.76 MHz,相位裕度为59.9℃,输入跨导为5.2 mΩ~(-1),共模抑制比为123 dB,输入共模信号范围为0～2.8V,输出电压摆幅为0～2.8 V。     

一种6.25 Gb/s带预加重结构的低压差分发送器

采用SMIC 40 nm CMOS工艺,设计了一种带预加重结构的低压差分(LVDS)发送器。低压差分驱动器采用双运放反馈控制电路,可稳定输出信号的摆幅。采用边沿检测电流注入的预加重电路,对输出进行高频预加重,克服了数据高速传输中高频信号的损失。该发送器的速率为6.25 Gb/s,输出差分信号摆幅为300 mV,预加重比例为3.5 dB,功耗为7.1 mW。该低压差分发送器可应用于高速IO物理层电路中。     

应用于红外大面阵数据传输的接口电路设计

红外大面阵(2560×2048)数字读出电路对芯片数据接口有高速、低功耗、强驱动能力的需求。采用0.18■m互补金属氧化物半导体(Complementary Metal Oxide Semiconductor, CMOS)工艺设计了4∶1并串转换电路、电平转换电路以及采用预加重技术的低压差分信号(Low Voltage Differential Signal, LVDS)驱动器电路。并串转换电路采用双沿采样的树形结构降低时钟频率,电平转换电路采用正反馈结构提升速度,LVDS驱动电路采用可编程电流大小的预加重副通路对主通路进行高频分量补偿,以保证驱动能力和提升高速信号的完整性。接口的数据传输速率可达到1 Gbit/s。当负载电容为2 pF时,一个通道的功耗为15.8 mW@1 Gbit/s;当负载电容为8 pF且打开预加重时,一个通道的功耗为19 mW@1Gbit/s,输出电压摆幅为350 mV,输出共模电平为1.21 V,LVDS驱动电路的所有参数均满足标准协议。     

4位5GS/s 0.18μm CMOS并行A/D转换器

基于0.18 μm CMOS工艺,设计了一种最大采样速率为5 GS/s的4位全并行模数转换器.设计中,为了提高模数转换器的采样速度,采用三种技术相结合:1)比较电路与解码电路都采用流水线的工作方式;2)在比较器中使用电感技术,提高比较器的转换速度;3)使模拟电路和数字电路都工作在低摆幅的工作状态,在提高速度的同时,降低了电路的功耗.为了提高电路的信噪比,采用全差分输入输出方式和低摆幅时钟控制,并在解码器中先将温度计码转换成格林码,再将格林码转换成二进制码,有效地抑制了由比较电路产生的亚稳定性.仿真结果表明,在输入信号为102.539 MHz、5 GS/s采样率下,设计的电路有效比特数达3.74位,积分非线性和微分非线性分别小于0.255 LSB和0.171 LSB,功耗小于65 mW.     

低压高驱动能力的CMOS电流反馈运算放大器

基于0.18μm CMOS工艺,设计了一种具有低电压高驱动能力的电流反馈运算放大器。电路工作在1.8 V电源电压下,Spectre仿真的功耗为316μW,转换速率为112 V/μs,电流驱动能力达±1.5 mA。输入采用轨对轨结构,以提高输入电压摆幅;输出采用互补输出结构,使输出工作在甲乙类状态,以降低电路功耗。     

一种43 GHz超高带宽线性驱动电路设计

基于0.13μm SiGe BiCMOS工艺,设计了一种线性驱动电路。该电路具有高速和大摆幅的优势,能线性驱动行波马赫-曾德尔调制器(TW-MZM),可满足光通信系统100 Gbit/s单通道的应用需求。驱动电路包括连续时间线性均衡(CTLE)电路、可变增益放大(VGA)电路和基于Cascode结构改进优化的输出级电路,实现了增益可调,且避免发生由较大输出摆幅导致的晶体管击穿。仿真结果表明,电路的-3 dB带宽为43 GHz,其增益在15～25 dB内可调。在56 Gbaud NRZ/PAM4的输入信号下,测得的眼图形状良好,差分输出摆幅峰-峰值达4 V,电路整体功耗为1.02 W,面积为0.33 mm²。