时钟电路的电磁兼容设计

时钟电路是数字电路的重要组成部分,其电磁兼容设计是一个复杂的问题。文章在分柝脉冲频谱特性的基础上,研究了时钟电路的电磁干扰问题,提出了时钟电路电磁兼容设计的基本方法。     

应用Multism实现数字时钟电路的设计

时钟电路属于典型的时序逻辑电路设计,能够综合锻炼学生时序逻辑电路设计以及分析的方法能力。Multism软件为NI公司推出的全功能电子设计仿真平台,能够对模拟电路、数字电路、混合信号电路进行完整的设计与仿真分析,在数字电路的教学中有重要的作用。阐述了仿真软件的基本功能,分析了时钟电路的基本工作原理以及设计方案,提出了电路的改进方案。     

数字电路中的电磁兼容设计

该文对数字电路中由信号和时钟电路产生电磁干扰的机理进行了详细的分析和讨论,提出了对信号辐射干扰和时钟电路干扰的有效解决方法,并为电路的设计提供了抑制干扰的一些准则.     

高速时钟电路的可靠性设计

本文介绍单片机及数字电路系统中高速时钟电路可靠性设计思路与方法,提出了高速时钟源的电源滤波电路的可靠性设计方法、提出了如何解决高速时钟走线的串扰问题手段、高速时钟延时调整及处理方法、高速时钟信号布线方法.     

ASIC设计中时钟偏移分析

目前的ASIC设计中,时钟偏移对同步数字电路的影响越来越大,它也越来越受到高速电路设计者的关注,因此如何解决它给电路带来的不利影响成了设计中的重要挑战.分析了时钟偏移的产生机理,提出了怎样使用CTS在时钟树中插入不同驱动能力的缓冲器,以平衡时钟网络,以及如何利用有用的时钟偏移来改善电路的时序.     

ASIC设计中时钟偏移分析

目前的ASIC设计中,时钟偏移对同步数字电路的影响越来越大,它也越来越受到高速电路设计者的关注,因此如何解决它给电路带来的不利影响成了设计中的重要挑战、文章分析了时钟偏移的产生机理,然后提出了怎样使用CTS在时钟树中插入不同驱动能力的缓冲器,以平衡时钟网络,最后还分析了如何利用有用的时钟偏移来改善电路的时序。     

专用集成电路设计中的时钟偏移分析

目前的专用集成电路设计中，时钟偏移对同步数字电路的影响越来越大，它也越来越受到高速电路设计者的关注。因此如何解决它给电路带来的不利影响成了设计中的重要挑战。本文分析了时钟偏移的产生机理，然后提出了怎样使用CTS在时钟树中插入不同驱动能力的缓冲器，以平衡时钟网络，最后还分析了如何利用有用的时钟偏移来改善电路的时序。     

基于USB2.0的高速高精度数据采集系统数字后端相关电路设计

为了满足数据采集系统对输入信号的高速高精度采集,本文重点介绍了数字后端、时钟电路、电源电路的设计,深入的研究了影响数据采集精度、电路稳定性的关键技术,给出了数字电路、时钟电路和电源电路的详细设计.系统已经设计完成,并已成功地应用到型号工程中.     

分相位时钟组的高速数据采样

高速的数模混合电路设计通常要求对模拟信号产生的数据进行实时准确采样。介绍了基于分相位时钟组的高速数据采样电路,并手工设计一款高性能锁相环和延时锁相环来产生数字电路时钟组,加载特定的逻辑综合约束,最终使用动态仿真工具进行电路仿真。仿真结果表明在使用分相位时钟组实现高速数据采样的同时,还可以有效地改善时序和布局布线的压力。     

基于MPC92433的高频时钟电路的设计

提出一种高频时钟电路的设计方案。利用一款先进的可编程时钟合成器MPC92433,基于FPGA的控制,实现4对LVDS信号输出。系统经过测试,输出时钟信号频率达到1 GHz,可以广泛应用到各种数字电路设计中。     

CMOS门电路电磁信息泄漏评估

通过将CMOS工艺中的导线转化为电偶极子模型,提出了一种对CMOS工艺的门电路进行电磁信息泄漏评估的方法.仿真实验采用TSMC0.18μm工艺,实现了基于单轨逻辑以及SABL双轨逻辑的与非门,并用提出的评估方法对门电路的电磁信息泄漏进行评估.仿真结果表明,该评估方法能够对CMOS门电路的电磁信息泄漏程度进行量化评估,同时还表明了双轨门电路电磁信息泄漏弱于单轨门电路.     

All Digital Spread Spectrum Clock Generator for EMI Reduction

An effective solution to control electromagnetic interference in computing appliances such as DVD players or home theater systems is to apply modulation on the system clock. The presence of modulation on the clock reduces the radiated power per unit bandwidth. We present the implementation of a spread spectrum clock generator (SSCG) using strictly digital components. A digital delay line (DDLi) controlled by a small digital circuit is used to increase or decrease the delay on a clock and hence create a modulated output. The DDLi total electrical length is no longer than one period of the 27-MHz reference clock as the digital circuit can adjust to the limited length of the line. The circuit can produce up or down spread by modulating the frequency of the reference with a triangular waveform. The measured peak power reduction is greater than 13 dB for a deviation of about 3% and a frequency modulation of 100 kHz. A real-time digital calibration circuit enables a process and temperature independent operation. The circuit occupies 0.06 mm² in a 0.15-mum CMOS process and consumes 7.1 mW     

仿真分析在时钟电路电磁兼容设计中的应用

从抑制时钟电路电磁辐射出发,介绍了时钟电路电磁兼容设计时线条阻抗设计方法,以及传输线延迟的计算、减小时钟电路电磁辐射的几种方法,仿真分析了时钟电路电磁辐射值与线条长度、信号上升沿以及保护线的关系,并计算了保护线的屏蔽效能。结果表明在整个频谱范围内,电磁辐射值随时钟信号上升沿减小而增大;随时钟线条长度增加,辐射尖峰相对于短线条的辐射增多;保护线对时钟电路的电磁辐射有明显抑制作用。     

基于EDA技术的数字钟设计与实现

为使数字钟从电路设计、性能分析到设计出PCB版(即印制电路版)图的整个过程能够在计算机上自动处理完成,从而缩短设计周期、提高设计效率、减小设计风险.本系统基于EDA技术的设计方法,提出一种采用P-MOS大规模集成电路LM8560作为计数译码的石英数字钟的设计方案,在Prote199SE软件平台下创建原理图和绘制印制电路...     

基于CPCI结构变频器的电源设计

基于CPCI结构变频器若直接采用CPCI机箱内部的开关电源,存在较为严重的电磁干扰,为了消除此电磁干扰,文中通过分析基于CPCI结构变频器的电磁干扰源及切断干扰源的方法,设计了一种电源处理方式,通过实际电路的杂散指标测试,得出该处理方式可以有效地隔离数字电路与模拟电路间的电磁干扰,降低开关电源对变频器的干扰及其输出纹波.此外,本设计可以为其他接收机电源设计提供参考.     

Verilog HDL数字钟电路的设计研究

使用编程软件实现数字钟电路的设计过程,令电路自动实现与时间相关的各项功能,Verilog HDL是一种解释电路行为的编程语言,与C语言具有一定相似性,在数字逻辑电路中多有使用,通过多功能接口实现预期功能,既满足编程建模需要,又能令程序代码具有延展性与兼容性,并可实时完成对功能的修改,使编程过程具有简洁特点,将Verilog HDL编程语言应用到数字钟电路的设计内,可提升数字钟电路的功能性与实用性。     

磁卡解码芯片中锁相环电路设计

为了产生一个与输入数据同步的脉冲作为磁卡解码芯片的时钟信号.设计了一种数字锁相环电路.该电路通过产生一个与输入数据周期有关的、具有特定宽度的脉冲信号来对输入信息进行处理.最终得到与输入同步的数据、时钟信号,用来控制芯片的工作;另外,该电路还具有纠错能力强,结构简单的优点.测试结果表明;加入该电路后,芯片的工作情况完全符合要求.     

对信息技术设备电磁兼容技术的分析

本文简略回顾了二十年来我国信息技术设备电磁兼容技术的发展,详细论述了干扰源的确定方法、印制电路板的设计、电磁干扰的抑制措施等实用技术.