PLL-FS行为级建模仿真进行噪声和抖动性能预估的方法

本文提出了一种对PLL-FS行为级建模后仿真，进行噪声和抖动性能分析的方法。新方法借鉴了最新的理论成果，结合工程实践，处于Top—Down设计流程的顶端。实例表明此方法可在PLL-FS设计之初对所设计系统的相位噪声和抖动性能有较精确的预估，并可据此调整设计参数，选择恰当的电路结构，从而显著提高了设计效率。     

低抖动时钟产生电路设计

相位噪声和抖动是考量周期信号性能最常用的2个指标。介绍了相位噪声和抖动的概念,详细分析了两者之间的联系,设计了一个低抖动的标频时钟模块,测试结果表明均方根（RMS）周期抖动≤250 fs。     

时钟抖动对ADC性能的影响分析

时钟的孔径抖动是影响ADC动态性能的重要因素。分析了时钟抖动对ADC动态性能的影响,并对时钟抖动与相位噪声的关系进行了论述,给出了时钟抖动与相位噪声之间的换算方法,对于正确选择ADC的采样时钟具有指导意义。     

高速光纤通信系统中的定时抖动分析

本文主要探讨高速光纤通信系统中的定时抖动特性。提出一种计算定时抖动的方差和功率谱密度的方法,讨论了高速光纤系统中模分配噪声对抖动的影响;还探讨了抖动与误码率的关系,给出在有抖动的情况下平均误码率的计算方法;从抑制抖动的角度出发,提出了设计性能良好的定时电路的原则。     

时钟抖动和相位噪声对数据采集的影响

随着采样频率和A/D变换器位数的增加,时钟抖动和相位噪声对数据采集系统性能的影响更加显著.从相位噪声的双边带功率谱密度出发,详细分析了相位噪声和周期间抖动之间的联系,指出了相位噪声的不同频段对周期间抖动的影响,讨论了数据采集信噪比与时钟抖动和相位噪声之间的关系;并通过仿真给予定量的计算,对时钟源和数据采集系统的设计提供了一些建议;最后,利用某雷达数据采集系统进行实验,给出了相关实验结果.     

基于CDCM7005的时钟设计及其在数字中频系统中的应用

高速ADC、DAC对时钟质量的要求越来越高.对此介绍了一种基于时钟同步器与抖动清除器CDCM7005的低抖动时钟设计.并分析了时钟抖动对信噪比的影响及抖动的计算,介绍了在WCDMA数字中频系统中CDCM7005的具体设计应用,引入了SignalTap这种新的测试方法,最后测试了时钟性能,计算了时钟相位噪声、抖动值和ADC的信噪比,整体指标达到设计要求.     

差分环形振动器的相位噪声与时间抖动研究

基于差分环形振荡器的相位噪声理论,详细介绍了相位噪声、时间抖动的定义,提出了相位噪声的计算公式,并推导了由相位噪声到时间抖动的换算公式。实施了Matlab和Spectre联合仿真,结果验证了计算公式的准确性。相位噪声在环路带宽外的计算值与Spectre仿真值的绝对误差不超过2.35 dB;时间周期抖动计算值与Spectre仿真值的绝对误差为1.847 ps,可对低相位噪声的差分环形振荡器设计提供参考和指导。     

采样时钟抖动、相噪与输出SNR关系研究

射频数字化技术是软件无线电接收机理想实现形式,并随着高速、高分辨ADC技术的飞速发展在雷达、通信、电子战领域得到了广泛的应用。由于采样时钟对射频信号的卷积效应和采样折叠效应,采样时钟的性能将直接决定输出信号的SNR。文章对射频数字化采样时钟抖动、相位噪声与输出SNR关系进行了研究、仿真和试验,给出了不同应用场合和需求下时钟对抖动、相位噪声的要求,可用于指导射频数字化采样时钟的设计。     

利用PLL减小时钟前沿抖动的研究

针对通信系统数字信号处理中的时钟前沿抖动问题,给出时钟时域抖动和漂移的定义。在推导时域抖动和频域相位噪声关系式的基础上,对时钟的前沿抖动进行了测量和分析,指出偏离载波远端的相位噪声是构成抖动的主要因素。研究通过窄带锁相环(PLL)提纯时钟的方法,给出了提纯PLL的具体设计过程中主要环路参数:阻尼系数ξ和自然角频率ωn的选取和计算过程,说明设计过程中的注意事项。实现了对高抖动时钟信号的提纯。     

基于频谱平均法的ADC模块性能评估

采用频谱平均法分析时钟抖动和加性白噪声对ADC(A/D转换器)模块噪声基底的影响,推导出噪声基底的数学公式,并通过仿真验证了其正确性。结合公式,改变信号频率或采样频率进行采样,绘出相应的噪声基底频谱,观测噪声基底的变化,可以推断出时钟抖动和加性白噪声的影响,借此评价采样保持电路和外围电路的性能,决定是否要对其进行改进。仿真分析表明,这是一种评估ADC系统性能的好方法,为其改进提供了理论支持。     

电源噪声对PLL输出特性影响分析

近几十年来,微电子技术和无线电通讯技术得到了飞速的发展。锁相环在倍频、频率合成、调制解调等方面得到了广泛的应用。锁相环输出抖动是衡量锁相环性能优劣的关键指标之一,电源电压的不断降低和数据传输速率不断提高,使得电源电压噪声对锁相环输出抖动的影响也越加重要,因此急需一个可以预测电源电压对锁相环输出抖动影响的参数模型。本文论述了锁相环输出抖动对电源电压灵敏度的概念,此灵敏度概念可以预测特定频率和幅值下电源电压对应的输出抖动。由于锁相环的应用背景各不相同,导致锁相环的结构也不尽相同。本论文主要针对于电荷泵锁相环进行研究,其中VCO采用LC交叉耦合结构。本论文提供的研究锁相环电源电压噪声对输出抖动影响的方法,为研究其它结构的锁相环噪声性能也提供了新的思路。     

基于DDS的SDH时钟抖动信号源的设计

提出了基于DDS的带抖动时钟信号产生算法,介绍了其实现原理,分析了产生的带抖动时钟信号在频域和时域的性能,并通过仿真验证。使用该设计的抖动信号源产生带有O.172所规定的抖动频率及幅度范围的低频带抖动信号可对数字设备进行抖动性能的测试。     

软限幅效应、量化阶数及取样间隔对直扩数字匹配滤波性能的影响

本文以典型的Ａ／Ｄ变换量化器和改进型抖动噪声量化器为例，研究几个数字化参数对直接序列扩频（ＤＳ／ＳＳ）数字匹配滤波／相关性能（系统的处理增益和误比特率）的影响，给出理论分析及计算机模拟结果。用最优化方法研究最佳软限幅问题；指出增加量化比特数与引入抖动噪声相比能更有效地改善系统性能，而且只要采用三比特的量化就能使系统性能接近无穷量化的效果。文中还讨论了取样间隔以及噪声的归一化带宽对系统性能的影响。本文的结果可为合理设计直扩数字匹配滤波器／相关器提供必要的理论依据。     

DX中波发射机抖动噪声分析与处理

由于A/D转化器性能的非理想性以及噪声对音频信号的影响,DX中波发射机极易产生抖动噪声.本文针对DX中波发射机所提供的抑制抖动噪声的原理,进行了深入的分析,并介绍了维护经验.     

时钟抖动对A/D变换器采样性能的影响

时钟抖动时是影响ADC性能指标的重要因素。本文首先给出了时钟抖动和相位噪声的定义,并分析了二者之间的换算关系;然后给出了时钟抖动对A/D变换器的影响;最后结合某工程中的实测数据验证了时钟抖动对A/D变换器性能的影响。     

一种可快速锁定的低抖动自偏置锁相环设计

设计了一种可快速锁定、具有固定带宽比和良好抖动性能的自偏置锁相环.采用增加VCO延迟单元输出节点放电时间常数的方法,对VCO进行优化设计,获得良好的抖动性能.基于0.25μm混合信号CMOS工艺进行设计和仿真,在2.5 V电源供电条件下,锁相环的工作频率范围为600～1500MHz,在1250 MHz输出频率的峰峰值抖动为14.3 ps,核心电路功耗为44mW.在不同工艺条件下的仿真结果表明,PLL在不同工艺条件下均具有良好的抖动性能.     

软限幅效应,量化阶数及取样间隔对直护数字匹配滤性能的影响

本文以典型的Ａ／Ｄ变换晨化器和改进型抖动噪声量化器粉列，研究了几个数字化参数对直接序列扩频数字匹配滤波／相关性能的影响，给出理论分析及计算机模拟结果。用最优化方法研究最佳软限幅问题；指出增加量化比特数与引入抖动噪声相比能更有效地改善系统性能，耐用只要采用三比特的量化就能使系统性能接近无穷量化的效果。     

增强ADC性能的频率抖动法

自从70年代末以来．设计师成功地提高了A/D转换器的有效分辨力和寄生性能．方法是在变换器的输入端加入抖动（非相关噪声）．然后用DSP技术将噪声从变换后的数据中中和。最常见的抖动方法是在A／D变换器输入信号上增加随机振幅噪声。尽管这种方法具有实用性．但增加的噪声中包含有大的随机峰值信号。为使A／D变换器输入端口不致进入饱和．设计师必须知道峰值信号以及峰值抖动电平。即使短时间的饱和也会使A／D变换器增加更多非线性成分．从而超过抖动可以消除的范围。     

FDM-PCM方式中的抖动噪声与抖动抑制

抖动是数字线路的主要噪声源,它对群信号编码系绕的影响尤为严重。本文对FDM-PCM方式中的抖动噪声进行了定量分析,在此基础上,以主群编码设备为例,讨论了端机输入抖动容限的确定方法,並给出容限的数据与曲线。最后对抖动抑制器的设计中截止频率的选取进行了探讨。     

基于正交调制技术的SDH时钟抖动信号源的设计

提出了基于正交调制技术的带抖动时钟信号产生算法,介绍了正交调制原理的实现框图,利用DDS技术产生两路正交基带信号,然后正交调制到中频信号上。该方法缓解了采样频率的压力,并可以输出较高频率的抖动信号。使用该设计的抖动信号源产生带有0．172所规定的抖动频率及幅度范围的中高频带抖动信号可对数字设备进行抖动性能的测试。