集成电路可测试性前端设计环境构建

针对高复杂度芯片的生产制造缺陷难以进行充分测试的难题,文中将Mentor公司的4款可测性设计软件集成到芯片前端设计开发流程中,构建相应的设计开发环境。基于此开发环境设计AES算法硬件单元的过程表明,可测试性设计工具能相互配合,很好地支持复杂电路,辅助设计人员正确生成存储器内建自测试电路、边界扫描电路、内部扫描链等多种测试电路,提高了电路的可测试性。     

一款雷达信号处理SOC芯片的存储器内建自测试设计

内建自测试(BIST)为嵌入式存储器提供了一种有效的测试方法.详细介绍了存储器故障类型及内建自测试常用的March算法和ROM算法.在一款雷达信号处理SOC芯片中BIST被采用作为芯片内嵌RAM和ROM的可测试性设计的解决方案.利用BIST原理成功地为芯片内部5块RAM和2块ROM设计了自测试电路,并在芯片的实际测试过程中成功完成对存储器的测试并证明内嵌存储器不存在故障.     

基于ATPG的无线接入芯片的可测试性设计

可测试性设计是现代芯片设计中的关键环节,针对无线接入芯片的可测试性设计对测试技术有更高的要求。首先概述可测试性设计和测试向量自动生成理论,然后采用最新的测试向量自动生成技术,根据自行设计的无线接入芯片的内部结构及特点,建立一套无线接入芯片可测试性设计的方案。同时功能测试向量的配合使用,使得设计更为可靠。最终以最简单灵活的方法实现了该芯片的可测试性设计。     

数字电视解调芯片的可测试性设计与优化

介绍了VLSI芯片的测试技术及故障模型,针对一款数字电视接收系统解调芯片,从设计中不同的阶段分析了集成电路的可测试性设计及其优化,解决了由于集成大量存储器引起的测试覆盖率低的问题,完成了该芯片满足时序要求的可测试性设计及优化过程,达到了流片要求.     

基于“魂芯一号”的雷达信号处理机边扫设计

"魂芯一号"(BWDSP100)芯片是一款性能优越的高端DSP处理器,适用于雷达信号处理、电子对抗、精确制导武器、通信保障等领域。针对基于4片BWDSP100芯片和2片ALTERA公司的高端FPGA芯片设计的某雷达信号处理机,用边界扫描测试技术设计了TPS(Test Project Set),以验证BWDSP100芯片的可测试性。同时对该雷达信号处理机的DDR2、FLASH等外围芯片进行了测试有效性验证。经过验证,不仅BWDSP100芯片具有较好的可测试性设计,外围芯片的测试效果也很好,使得该雷达信号处理机有较高的故障覆盖率。     

系统芯片中低功耗测试的几种方法

在系统芯片可测试性设计中考虑功耗优化问题是当前国际上新出现的研究领域。在可测试性设计中考虑功耗的主要原因是数字电路在测试方式下的功耗比系统在正常工作方式下高很多。测试期间的功耗会引发系统成本上升，可靠性降低，成品率下降。本文介绍低功耗测试技术中的一些基本概念，对已有的几种主要的降低测试功耗方法进行分析，最后给出一种高性能微处理器的真速低功耗自测试方法。     

程控交换机中SDM和SCNM的故障诊断

本文讨论了信号分配存储器(SDM)和扫描存储器(SCNM)的可测试性,提出了SDM和SCNM电路设计的改进方案和故障诊断算法,解决了SDM和SCNM的自动测试和故障诊断问题,并应用于国产程控数字电话交换机中。     

SOC芯片的可测试性设计与功耗优化

介绍了数字集成电路可测试性设计与测试覆盖率的概念,针对一款电力网通信芯片完成了可测试性设计,从测试的覆盖率、功耗等方面提出了优化改进方案,切实提高了芯片的测试覆盖率,缩减了测试时间和成本,降低了测试功耗,同时保证了芯片测试的可靠性,最终使芯片顺利通过量产测试。     

"龙腾"S2微处理器测试结构设计

介绍了"龙腾"52微处理器测试结构设计方法,详细讨论了采用全扫描测试、内建自测试(BIST)等可测性设计(DFT)技术.该处理器与PC104全兼容,设计中的所有寄存器采用全扫描结构,设计中的存储器采用内建自测试,整个设计使用JTAG作为测试接口.通过这些可测性设计,使芯片的故障覆盖率达到了100%,能够满足流片后测试需求.     

可靠性设计、试验与设备

Y2002-63206 02171472001年 IEEE 亚洲测试会议录=2001 IEEE 10thAsian test symposium[会,英]/IEEE Computer SocietyTest Technology TechnicN Council.—2001.—463P.(E)本会议录收集了于2001年11月19～21日在日本 Kyoto 召开的测试会议上发表的76篇论文,内容涉及可测试性设计,存储器故障模拟,电路故障诊断,嵌入式存储器测试,IDDQ 测试与诊断,存储器测试模式生成,系统级芯片测试接入机制,自动测试图形生成(ATPG),延迟测试,在线测试与故障注入,机内自测进展,模拟测试,容错技术,模拟/混合信号测试。     

板载FPGA芯片的边界扫描测试设计

边界扫描技术是标准化的可测试性设计技术，它提供了埘电路板上器件的功能、互连及相互问影响进行测试的一类方法，极大地方便了对于复杂电路的测试。文中针对某设备分机具体的待测电路，遵循IEEE1149.1标准，结合FPGA芯片的BSDL文件进行边界扫描测试设计，理解和掌握其设计原理、数据结构，并实现板级测试与ATE的接口。     

存储器内建自测试的程序控制方法

文中提出了一种利用处理器的指令系统编写特定程序,通过程序运行来控制完成整个存储器内建自测试过程的方法.基于此方法的设计已经成功应用于一款处理器中,有效地提高了芯片的可测试性和应用系统的容错性.     

DFT时代的ATE结构--多端口ATE

在单颗硅芯片上设计更多系统功能(SOC)的趋势,增加了IC的开发与制造测试的复杂度。未来对于较高速度与较多管脚数的需求,将使传统的自动化测试仪器(ATE)变得非常昂贵。为了减轻开发工作的负担及降低制造测试的成本,不得不寻求知识产权(IP)的再利用与可测试性设计(DFT)技术。本文介绍一种新的多端口ATE结构,它是为基于IP的测试开发与执行而设计的。这种结构提供刚好足够的能力来测试芯片,以降低ATE的资本成本,并广泛使用平行测试来提高产能。     

多模卫星导航芯片的可测性设计

详细介绍了基于130 nm工艺的多模卫星导航基带处理SoC芯片的可测性设计,包括边界扫描测试、存储器内建自测试和全速全扫描测试.为了提高测试效率和降低测试成本,还使用了测试压缩技术.实测结果表明,该方案的测试覆盖率最高可达到97.85％,并且实现了近20倍的测试压缩比率.提及的各种测试性设计在实际回片测试中已得到验证,可广泛应用于复杂片上系统设计,具有一定的应用参考价值.     

数字系统的边界扫描设计技术及应用

用边界扫描设计技术可大大改善数字系统的可测试性。本文就边界扫描芯片及应用进行了探讨。     

系统测试的意义及系统可测试性设计

系统测试是系统开发的一个重要环节,是验证所设计的系统是否满足功能要求和性能要求的重要手段。测试进行得越早,解决缺陷所需要的成本越低。可测试性设计做得越好,越能提高测试的效率。这大大地降低项目进度,项目成本和产品质量的风险。文章首先介绍了系统测试的意义和可测试性设计的意义,然后从可测试性设计总则和可测试性设计方法详述两方面阐述了在系统设计中如何实现可测试性设计,并提供了一些具体的设计实例,为系统的可测试性设计提供了一些从理论到实践的参考。     

边界扫描与电路板测试技术

本文论述了边界扫描技术的基本原理和边界扫描在电路板测试及在FPGA、DSP器件中的应用，介绍了为提高电路板的可测试性而采用边界扫描技术进行设计时应注意的一些基本要点。     

混合信号集成电路边界扫描测试技术的实现

IEEE1149.4为混合信号的测试提供了一项标准,同时也提供了一种重要的可测试性设计（DFT）技术,该技术不仅可以测试芯片或PCB之间的管脚连接是否存在故障,还可以测试芯片的逻辑功能。本文以IEEE1149.4标准为基础,结合混合信号边界扫描测试系统进行了测试验证,完成对混合信号电路的参数测试。     

基于JTAG标准的电流模A/D转换器可测试性设计

边界扫描技术是一种重要的可测试性设计（DFT）技术，该技术不仅可以测试芯片或PCB之间的管脚连接是否存在故障，还可以测试芯片的逻辑功能。JTAG标准是该技术的相关协议。以JTAG标准为基础，结合一款新型电流模A／D转换器的测试需求，提出了一种基于JTAG标准的扫描测试结构，完成对电流模A／D转换器的参数测试。     

民航飞机机载音频系统可测试性研究

机载电子设备可测试性设计已成为飞机设计的重要组成部分,可提高电子设备的可用性及飞机的综合效能。本文结合机内测试、自动测试、边界扫描测试,维修总线等测试技术,介绍了边界扫描技术在民航飞机音频系统可测试性设计中的应用,然后讨论可测试性分配问题。以便在飞机总体设计和相应的系统设计过程中全面考虑其可测试性问题,使其成为机载电子设备的固有属性。