基于ISP技术的电子密码锁设计

介绍一种基于在系统可编程(ISP)技术和复杂可编程逻辑器件(CPLD)的新型电子密码锁的设计方法,阐述了其工作原理和软硬件设计.在硬件上,用Lattice公司的ISP大规模集成芯片对其外围电路进行集成,用1片CPLD实现了几十片分离元件才能实现的功能,几乎将整个系统下载于同一芯片中,实现了所谓的片上系统,从而大大简化了系统结构,增强了系统的可靠性和性价比.该密码锁特别适用于宾馆、办公大楼、仓库等人员经常变动的场所.     

基于S1D13513的XGA级液晶显示系统设计

基于一款新颖的大规模液晶显示控制芯片S1D13513,结合该芯片在嵌入武系统中的应用.详细介绍了扩展图形阵列(XGA)级液晶显示系统的整体结构和软硬件设计.     

LDO芯片CP通用测试方法研究

介绍了LDO(线性稳压器)的通用测试方法。基于长川CTA8280测试系统,通过对芯片CP(圆测试)要求进行分析,设计了某款LDO芯片的测试外围,实现了对该LDO芯片功能与性能的测试。该方案能够作为通用测试方法供LDO芯片测试设计参考。     

AD8369及其在数字中频接收机中的应用

介绍了数字可变增益放大器(DVCA)AD8369的电路结构及其关键技术指标，并用该芯片为数字中频接收机设计了全数字自动增益控制(DAGC)系统，给出了其控制回路及其实现算法。该DAGC系统具有收敛速度快、工作稳定性好和抗饱和能力强等特点。     

多位LED串行显示电路设计与应用

74HC595A芯片具有串行输入、并行输出功能,利用该集成电路可设计多位LED(发光二极管)串行显示电路。文中介绍了利用该芯片设计的12位LED串行显示电路,详细说明了该电路的工作原理及编程思路,并给出了参考程序。该电路只占用单片机3根口线,较并行显示方式极大地节省了系统资源,已在实际系统中得到应用。     

基于ARM的大容量并行通信数据采集处理系统

针对大规模芯片测试中对数据采集高精度、高速率、大容量的要求,文中提出了一种基于ARM的大容量并行通信数据处理系统设计方案。该系统以STM32F767作为主控芯片,六通道的AD7656芯片作为模拟数字(A/D)转换芯片,芯片间采用并行通信,实现了多个通道并行模数转换,通过扩展SDRAM,实现了大容量数据存储。文中介绍了硬件设计、工作原理以及软件编程的实现方法,最后以安捷伦B1500A半导体分析仪为参照,通过直流测试和交流测试验证了系统的测试精度和可靠性。结果证明,该系统可实现32MB的数据存储,经过校准后电压测试精度可以小于0.5mV,电流测试精度可以达到1μA。     

一种32位MCU的FPGA验证平台

随着应用的复杂化和多样化,微控制器(MCU)设计规模急剧增大,性能要求越来越高。为缩短芯片验证时间,提高验证效率,采用FPGA原型验证平台是一个有效的方法。通过建立基于FPGA的高性能原型验证系统,可及时发现芯片设计中的错误和不足,进而缩短MCU芯片研发周期。以一款通用MCU为研究对象,通过修改时钟系统,替换存储器和综合布局布线设计FPGA验证平台,并利用该平台进行软硬件协同验证,为该芯片的验证工作提供了高效有力的支撑。     

基于GaN HEMT的13～17 GHz收发多功能芯片

基于GaN高电子迁移率晶体管(HEMT)工艺设计制作了一款收发(T/R)多功能芯片(MFC),主要用于射频前端收发系统.该芯片集成了单刀双掷(SPDT)开关用于选择接收通道或发射通道工作,芯片具有低噪声性能、高饱和输出功率和高功率附加效率等特点.芯片接收通道的LNA采用四级放大、单电源供电、电流复用结构,发射通道的功率放大器采用三级放大、末级四胞功率合成结构,选通SPDT开关采用两个并联器件完成.采用微波在片测试系统完成该芯片测试,测试结果表明,在13～ 17 GHz频段内,发射通道功率增益大于17.5 dB,输出功率大于12W,功率附加效率大于27％.接收通道小信号增益大于24 dB,噪声系数小于2.7 dB,1 dB压缩点输出功率大于9 dBm,输入/输出电压驻波比小于1.8∶1,芯片尺寸为3.70 mm×3.55 mm.     

S 频段pHEMT 双通道低噪声放大器芯片的设计

采用GaAs 0.13μmp HEMT MMIC流片工艺设计和制作了一种S频段双通道低噪声放大器芯片,芯片内部集成了两个低噪声放大器通道、一级单刀双掷(SPDT)开关和一个晶体管-晶体管逻辑(TTL)电平转换电路。低噪声放大器电路采用一级共源共栅场效应管(Cascode FET)结构实现,使其具有比单管更高的增益,简化了芯片拓扑,降低了芯片设计难度。经流片测试,在1.9~2.1GHz的工作频带内,芯片噪声系数优于1.4dB,增益大于22.5dB,输入驻波优于1.8,输出驻波优于1.4,输出1dB压缩点(P1dB)为10dBm。大量芯片样本在片测试统计数据表明该低噪声放大器成品率大于90%,性能指标优于目前同类商业芯片指标。     

快门式3D液晶电视眼镜系统方案设计与实现

介绍以德州仪器(TI)半导体公司的MCU(Micro Control Unit)芯片为核心,设计了快门式3D液晶电视眼镜系统方案,详细介绍该快门式3D液晶电视眼镜系统方案的整体结构,各个模块电路的工作原理,方案关键元器件的选型,以及整体系统方案软件的设计与实现。     

掌上电脑集成GPRS功能和RFIC模块的设计

介绍了在掌上电脑中集成ITM100双频GPRS模块和MF-500 RFIC读写模块的设计方案，将两个模块集成在一个小小的插卡中，通过掌上电脑自带的PCMCIA插槽与掌上电脑实现数据通信。由于PCMCIA接口出来的是8位并行数据，而两个模块都是用串行口发送和接收的，因此用ST16C550串并转换芯片实现他们的接口，这样也可以防止板间干扰。详细介绍了系统的硬件电路实现、掌上电脑与两个模块之间的接口方式，以及两个模块的数据格式和软件操作方法。最后给出了电磁兼容性设计的要点。     

基于DSP的高速数据采集系统硬件设计

为了满足数据采集及信号处理系统中对数据实时性的要求,采用TMS320VC5509为中心处理器,并对A/D转换、电源及复位电路、时钟电路、JTAG仿真电路等外围硬件进行了设计,使其能够在高速采样信号下,及时对数据进行处理,达到系统对处理速度的要求,实现了一种基于DSP的高速数据采集系统设计。     

16位数字二阶∑-△调制器的分析与设计

文章阐述了∑-△调制器的基本工作原理,构建了二阶∑-△调制器的基本结构,提出了一种用Verilog HDL语言描述二阶∑-△调制器的实现方法,其中采用了简单的移位方法来描述调制器的四个增益系数,以实现乘法操作,进而减小了芯片的面积。在此基础上,运用MATLAB系统工具建立了二阶∑-△调制器系统的模型,并完成了系统仿真验证。在电路级完成了它的Verilog语言描述,同时运用modelsim仿真工具对电路进行仿真验证,对数据进行FFT分析,最终证明了MATLAB系统模型和Verilog代码的一致性。     

无线通信系统射频延时器的设计与实现

在无线通信设备中,射频接收端经常需要接收来自不同传输网络的数据,由于数据传输链路的差异,将导致数据间产生严重的相互干扰,从而造成数据处理失真。为了解决这一问题,通常采用模拟延时器对不同传输网络的数据进行时延调整以达到射频同步接收,但是模拟延时器往往延时精度低,处理速度慢,工程造价高。针对此问题,提出了一种新型的射频延时器,它采用模数结合数字处理的方式,实现数据的同步接收,避免了时延差所造成的数据处理失真等问题,测试结果表明射频延时器工作稳定,数据处理速度快,精度可达纳秒级,满足系统设计要求。     

数字视频ASIC中OSD系统的实现

介绍1款视频处理ASIC芯片中OSD系统的设计方案,先读取OSD内部SRAM中的属性和字符内容,然后控制电路根据属性将字符内容以RGB的形式表现出来,最后将OSD信息与视频内容进行α混合,从而可以在屏幕上得到OSD信息。该OSD系统用户自定义性强,使用改进的内部SRAM中1/2/4像素深度(BPP,Bits Per Pixel)字符或图形点阵的存储结构以提高字符或图形存储量,其具有闪烁、阴影、透明、单个字符宽高加倍、非线性放大、可编程的行列数和颜色等诸多功能。芯片在UMC0.18μm CMOS工艺下流片,其OSD系统的工作频率可达170 MHz。     

相位敏感OTDR系统的信号解调方法

提出了一种改进的关于相位敏感光时域反射计(OTDR)系统的信号解调方法.从理论上阐述了该方法的原理,分析了该方法中关键参数(平均次数、滑动窗口和相减间隔)的取值对相位敏感OTDR系统信号处理结果的影响,并且总结了它们取值的指导依据。与常规的数字平均方法对比,利用该方法进行数据处理,有效地解调出扰动信号,进一步说明该方法的可行性.结果表明,该方法根据信号的波动特征将原始数据进行分组,提高了各组数据的相关性,从而明显改善了系统的信噪比,对长距离相位敏感OTDR系统性能的优化有一定的指导意义.     

以太网供电技术简介

传统网络设备的供电都需要本地交流电源来提供电能，不但增加了网络基础建设的成本，而且网络设备还可能受到电网掉电的影响。文中分析了通过以太网线同时传输数据和电能的以太网供电技术的基本工作原理及其发展，并结合一颗符合以太网供电技术标准的电源管理芯片，简要介绍了以太网供电设备的参考设计。     

HFC上的数据传输

介绍HFC的标准化及应用情况。根据DOCSIS1.0/1.1规范详细讨论了HFC网上数据传输中对信道的要求、调制技术、电缆调制解调器的初始化以及接收和发送数据。     

基于一种新型嵌入式系统级芯片的无线数据采集系统的设计

nRF24E1收发器是NordicVLSI推出的一种系统级芯片,是世界上第一个全球2·4GHz通用的、完整的低成本射频系统级芯片;在遥控、遥测、汽车电子及无线数据采集方面有广阔应用前景。介绍了新型嵌入式系统级芯片24E1的结构及其各部分的功能,并以24E1为核心部件构建了一种新型的8路无线数据采集系统。并在此基础上进一步说明了该无线数据采集系统的硬件组成及其软件的工作流程和详细的程序结构。同传统的无线数据采集系统相比,有独特的自身优势。     

基于FPGA的ASIC芯片抗辐射性能评估系统

针对航天电子控制系统对集成电路的抗辐射需求,设计了一种基于现场可编程门阵列(FPGA)的全新架构的专用集成电路(ASIC)抗辐射性能评估系统。该系统基于FPGA高性能、高速度、高灵活性和大容量的特性,不仅具备传统芯片评估系统的能力,还具备精确判定失效事件发生时刻、被测ASIC时序、内部状态及大致的内部路径位置的能力。对该系统进行单粒子翻转(SEU)辐射试验,试验结果表明,在81.4 MeV·cm²·mg^-1的线性能量转移阈值下,该系统能自动判别没有发生SEU事件。目前,该系统已成功应用于自研高可靠性ASIC芯片抗辐射性能的评估。