对基于DLL和PLL的射频CMOS振荡器的相位抖动比较

通过对PLL和DLL相位抖动的比较,结合DLL倍频器的结构特点,得出了一个有用的公式,这个公式可以用于在PLL和DLL两种结构中选择出一个最佳方案,使得在使用CMOS工艺实现频率合成器时能够得到最佳的功耗和相位抖动的折衷.对于倍频系数很大的倍频器宜采用基于PLL的结构,这样可以消耗较少的功率;而对于较小的倍频系数的倍频器要采用基于DLL的结构,这样相位抖动特性将非常优良.     

基于 DLL倍频技术的 1GHz本地振荡器设计

介绍了一种基于 0 .5 μm CMOS DL L 合成 1GHz信号的新方法 .这种方法的特点是只通过使用简单的逻辑和放大来产生倍频信号 .该设计的频率合成器包括两个部分 :一个 DL L (Delay- L ocked L oop)和一个频率合成逻辑模块 .输入的参考频率是 2 5 MHz,合成的输出频率为 1GHz     

基于石英基片的二毫米频段三倍频器的研制

介绍了一个基于石英基片的二毫米频段三倍频器.采用反向并联变容二极管对结构实现倍频.建立了该二极管管对的等效电路模型并提取了模型参数.设计实现的倍频器输入为K型接头结构,输出为WR-8波导结构.获得的倍频器在输出频率为112.8～118.2 GHz范围内,输出功率大于0 dBm,最大输出功率超过2 dBm,最小倍频损耗为...     

Q波段宽带功率合成倍频器的设计北大核心CSCD

提出了一款输出频率覆盖整个Q波段的高功率固态有源四倍频器模块。倍频器基于混合集成电路技术实现,采用有源二倍频—功率放大—功率分配—无源二倍频—功率合成的拓扑结构。在前级采用基于悬置带线的180°反相器进行功分器设计,以实现宽带性能以及结构紧凑性。在无源二倍频时,采用两个分立的MA4E1310肖特基二极管组成非平衡倍频结构获取其二次谐波,并通过波导双探针进行合成输出,以此突破单个二极管的功率容量制约,进而提高倍频输出功率。测试结果表明,固态倍频源模块在5.5 V/0.9 A的直流偏置以及5 dBm的输入功率下,可以在33~50 GHz全波导频率范围内获得15~19 dBm的输出功率。     

基于DLL倍频技术的1GHz本地振荡器设计

介绍了一种基于0.5μm CMOS DLL合成1GHz信号的新方法．这种方法的特点是只通过使用简单的逻辑和放大来产生倍频信号．该设计的频率合成器包括两个部分：一个DLL(Delay-Locked Loop)和一个频率合成逻辑模块．输入的参考频率是25MHz，合成的输出频率为1GHz．     

用于超外差接收机提供本振源的高功率510 GHz单片集成三倍频器

本文介绍了一种基于砷化镓材料的高功率490~530 GHz单片集成三倍频器。基于提出的对称平衡结构,该三倍频器不仅可以实现良好的振幅和相位平衡,用来实现高效的功率合成,还可以在没有任何旁路电容的情况下提供直流偏置路径以保证高效倍频效率。同时,开展容差性仿真分析二极管关键电气参数与结构参数对倍频性能的影响研究,以便最大化提升倍频性能。最终,在大约80~200 mW的输入功率驱动下,研制的510 GHz三倍频,在490~530 GHz频率范围内,输出功率为4~16 mW,其中峰值倍频效率11%。在522 GHz频点处,该三倍频在218 mW的输入功率驱动下,产生16 mW的最大输出功率。该三倍频器后期将用于1 THz的固态外超外差混频器的本振源。     

基于肖特基势垒二极管三维电磁模型的220GHz三倍频器

采用阻性肖特基势垒二极管UMS DBES105a设计了一个太赫兹三倍频器.为了提高功率容量和倍频效率,该倍频器采用反向并联二极管对结构实现平衡式倍频.根据S参数测试曲线建立了该二极管的等效电路模型并提取了模型参数.由于在太赫兹频段二极管的封装影响到电路的场分布,将传统的二极管SPICE参数直接应用于太赫兹频段的电路设计存在一定缺陷,因此还建立了二极管的三维电磁模型.基于该模型研制出的220 GHz三倍频器最大输出功率为1.7 mW,最小倍频损耗为17.5 dB,在223.5 GHz~237 GHz输出频率范围内,倍频损耗小于22 dB.     

基于CSMRC的WR-3全频段三倍频器设计

给出了覆盖WR-3波导全频段的基于石英基片的高效率全频段平衡式三次倍频器的设计方法.采用紧凑悬置微带谐振器(Compact Suspended Microstrip Resonator Cell(CSMRC))作为倍频器的输入端滤波及匹配电路,不但提高了带外抑制,还有效地降低了电路尺寸和所需的腔体宽度.倍频器电路包括两个波导/悬置微带转换电路,一个反向并联二极管对、一个SCMRC和两段匹配传输线构成.通过仿真和测试结果的比对可以看出,设计及仿真方法是准确有效的.在225~330 GHz范围内,两套样品的测试输出功率为45~95μW,平均功率约为60μW.倍频器的最佳倍频效率对应的输入功率约为+5 d Bm,全频段范围内倍频效率为1.5%~3%.     

190 GHz大功率输出平衡式二倍频器

基于反向串联型砷化镓平面肖特基容性二极管,采用平衡式二倍频结构,研制出了一种190 GHz大功率输出二倍频器。使用三维电磁场与非线性谐波平衡联合的方法进行了仿真,并根据仿真结果完成了倍频器的加工、装配和测试。倍频器在182～196 GHz输出频率范围内的倍频效率可达8%以上;当输出频率为187 GHz时,倍频效率和输出功率可分别达到15.4%和85 mW。     

(英) 基于石英基片工艺的D频段平衡式二倍频器设计

设计了一款D频段基于商用平面肖特基二极管DBES105a以及石英基片的二倍频器.通过对传统的用于平衡式混频器及倍频器的鳍线/悬置微带线巴伦耦合器进行改进,提出了一种方便为肖特基二极管外加偏置的平衡式倍频结构.首先,提出了一种适用于石英基片的波导/鳍线过渡结构,并且通过仿真及实验对该结构进行了验证,测试结果表明,这种过渡结构的损耗只有0.15 dB.在驱动功率为26.3 mW、外加反偏电压为0.4 V时,倍频器的测试最大输出功率为3.39 mW,对应倍频效率为12.9%.在外加偏置电压偏离最佳偏置点时,倍频器的输出功率从3.1mW降低到2.0 mW.这也说明:为了达到最大倍频输出功率,也需要为肖特基变阻二极管倍频器提供外加直流偏置.     

Ku波段锁相上变频技术在VSAT通信系统中的应用

本文介绍基于锁相技术的Ku波段上变频器,重点论述了一种特殊形式的锁相环——移频锁相环(OPLL),给出了Ku波段锁相上变频器的实现原理和方法,并结合实现OPLL的几项关键技术,对典型电路进行了分析。最后,给出了关键电路的试验结果。     

一款低抖动宽调节范围锁相环频率合成器的设计

提出了一种基于SMIC公司0.18μm工艺、输出频率范围为1 GHz～3 GHz的低抖动电荷泵锁相环频率合成器设计方法.该设计方法采用一种新型自动调节复位脉冲的鉴频鉴相器结构,可以根据压控振荡器反馈频率自动调节不同的脉冲宽度,用以适应不同的输出时钟.仿真结果显示该器件能够有效降低锁相环频率合成器的抖动,其最大峰-峰值抖动为20.337 ps,锁定时间为0.8μs,功耗为19.8 mW.     

On-chip measurement of waveforms in mixed-signal circuits using a segmented subsampling technique

This paper presents a circuit technique for the design of a wideband on-chip sampling oscilloscope in mixed-signal integrated circuits. A coupled Phase Locked Loop (PLL) and Delay Locked Loop (DLL) module is designed to generate a high-resolution sampling clock over a limited time interval. This module has been employed as an enabling circuit to support on-chip measurement of fast waveforms through a subsampling technique attaining less than 10 ps sampling resolution. Input waveforms are first divided into equal-size-segments in the time domain and then each segment is subsampled with the sampling clock supplied by the coupled PLL and DLL module. The proposed measurement scheme has been fabricated in CMOS 0.18 μm technology and the measurement results indicate that over 7 effective bits of measurement linearity can be achieved for input signals up to 1.6 GHz.     

基于DLL的RF CMOS振荡器中电荷泵电流源失配

研究了电荷泵中电流源失配造成的假频分量 ,推导出了一个用于计算假频分量的公式 .提供了两个数表用于直观了解参数改变时假频变化情况 .最后对设计基于 DL L的 RF CMOS振荡器提供了一些参考方法     

单光子探测盖革雪崩焦平面用低抖动多相位时钟电路设计

针对单光子探测盖革雪崩焦平面读出电路应用,基于全局共享延迟锁相环和2维H型时钟树网络,该文设计一款低抖动多相位时钟电路。延迟锁相环采用8相位压控延迟链、双边沿触发型鉴相器和启动-复位模块,引入差分电荷泵结构,减小充放电流失配,降低时钟抖动。采用H时钟树结构,减小大规模电路芯片传输路径不对称引起的相位差异,确保多路分相时钟等延迟到达像素单元。采用0.18 μm CMOS工艺流片,测试结果表明,延迟锁相环锁定频率范围150～400 MHz。锁定范围内,相位噪声低于–127 dBc/Hz@1 MHz,时钟RMS抖动低于2.5 ps,静态相位误差低于65 ps。     

一种应用于阵列TDC的低抖动锁相环设计

传统的PLL（Phase Locked Loop）电路受限于环路参数的选定,其相位噪声与抖动特性已经难以满足大阵列、高精度TDC（Time-to-Digital Converter）的应用需求.本文致力于PLL环路带宽的优化选取,采取TSMC 0.35μm CMOS工艺实现了一款应用于TDC的具有低抖动、低噪声特性的锁相环（Phase Locked Loop,PLL）电路,芯片面积约为0.745mm×0.368mm.实际测试结果表明,在外部信号源输入15.625MHz时钟信号的条件下,PLL输出频率可锁定在250.0007MHz,频率偏差为0.7kHz,输出时钟占空比为51.59%,相位噪声为114.66dBc/Hz@1MHz,均方根抖动为4.3ps,峰峰值抖动为32.2ps.锁相环的相位噪声显著降低,输出时钟的抖动特性明显优化,可满足高精度阵列TDC的应用需要.     

低抖动时钟锁相环的一种优化设计方法

重点分析了环路延迟对锁相环稳定性和输出信号抖动性能的影响,提出了一个简单的优化设计方法。用90nmCMOS工艺设计实现了一个基于自偏置技术的时钟锁相环,锁相环可以在很宽的输入频率范围内输出低抖动的时钟信号。     

基于双环X波段低相噪频率合成器的设计与实现

基于相位噪声特性,对数字锁相式频率合成器进行了研究和分析。在对比传统单环锁相技术的基础上,介绍了一种双环技术的X波段低相噪锁相式频率合成器。在满足小频率步进、低杂散的情况下,设计所得到的X波段频率合成器其绝对相位噪声≤-100 dBc/Hz@1 kHz。     

PLL DEMODULATION TECHNIQUE FOR M-RAY POSITION PHASE SHIFT KEYING

The paper presents a kind of transmission system which employs M-ary Position Phase Shift Keying (MPPSK) to send data and Phase Locked Loop(PLL)based techniques for data retrieve.With a single PLL,MPPSK demodulation is achieved,as well as carrier recovery and symbol synchronization.Firstly,MPPSK modulation method is briefly introduced.2PPSK's PSD expression is given with its optimization result.Orthogonal Phase Detector (PD) and static threshold are used for the purpose of wider phase range and simplicity in demodulation.The data rate is alterable,which is 4.65 kbps for 2PPSK and 9.3 kbps for 4PPSK in the paper.Then some indicative comparisons in Signal to Noise Ratio Symbol Error Rate (SNR-SER) are made among 2PPSK,3PPSK and 4PPSK,of which 4PPSK has proved to be optimal in ten slots each symbol conditions.And finally,it is demonstrated by system simulations that lower than 10-4 Symbol Error Rate(SER)performance can be obtained at 13 dB symbol SNR.