空心硅通孔的设计及其传输性能

硅通孔(TSV)能够实现信号的垂直传输,是微系统三维集成中的关键技术,在微波毫米波领域,硅通孔的高频传输特性成为研究的重点。针对微系统三维集成中,无源集成的硅基转接板的空心TSV垂直传输结构低损耗的传输要求,进行硅通孔的互连设计和传输性能分析。采用传输线校准方式,首先在硅基转接板上设计TSV阵列接地的共面波导(CPW)传输线和带TSV过孔的传输结构,并分别进行仿真分析,计算得出带TSV过孔的传输结构的插入损耗;然后通过后道TSV工艺,在硅基转接板上制作传输线和带TSV过孔的传输结构,用矢量网络分析仪法测试传输线和带TSV过孔的传输结构的插入损耗;最后计算得到单个TSV过孔的插入损耗,结果显示在0.1～30 GHz频段内其插入损耗S21≤0.1 dB,实现了基于TSV的低损耗信号传输。     

基于多种添加剂的TSV镀铜工艺研究

穿透硅通孔技术(TSV)是3D集成电路中芯片实现互连的一种新的技术解决方案,是半导体集成电路产业迈向3D封装时代的关键技术。在TSV制作主要工艺流程中,电镀铜填充是其中重要的一环。基于COMSOL Multiphysics平台,建立了考虑加速剂和抑制剂作用的硅通孔电镀铜仿真模型,仿真研究得到了基于硫酸铜工艺的最优电镀药水配方,并实验验证了该配方的准确性。     

3-D TSV芯片开始起步

IBM在其T．J．Watson研究中心和世界上的其它实验室内对3-D芯片堆叠技术进行了十多年的研究之后，目前开始在其生产线上使用穿透硅通孔（through-siliconvia，TSV），或叫做through-via，来制造芯片。“蓝色巨人”计划在今年晚些时候为客户提供样品芯片，并希望在2008年将TSV技术投入量产。     

3D堆叠封装硅通孔结构的电-热-结构耦合分析

硅通孔(TSV)技术作为三维封装的关键技术,其可靠性问题受到广泛的关注。基于ANSYS平台,通过有限元方法,对3D堆叠封装的TSV模型进行了电-热-结构耦合分析,并进一步研究了不同的通孔直径、通孔高度以及介质隔离层SiO_2厚度对TSV通孔的电流密度、温度场及热应力分布的影响。结果表明:在TSV/微凸点界面的拐角处存在较大的电流密度和等效应力,容易引起TSV结构的失效;增大通孔直径、减小通孔长度可以提高TSV结构的电-热-机械可靠性;随着SiO_2层厚度的增加,通孔的最大电流密度增大而最大等效应力减小,需要综合考虑合理选择SiO_2层厚度。     

中性原子的磁囚禁技术及其最新发展与应用

本文就近二十年来国际上用于三维限制中性原子运动的磁囚禁原理、方案、特点及其最新发展进行了系统介绍与综述。根据构成磁阱的装置大小、磁场特征以及产生磁场方式的不同，可以将囚禁原子的各种磁阱分为宏观静磁囚禁、微观静磁囚禁和微波或交流磁囚禁三大类。最后，文章简单介绍了中性原子磁囚禁技术在玻色-爱因斯坦凝聚(BEC)和原子芯片中的最新应用。     

基于热-结构耦合的3D-TSV互连结构的应力应变分析

建立了3D-TSV(硅通孔)互连结构三维有限元分析模型,对该模型进行了热-结构耦合条件下的应力应变有限元分析,研究了TSV高度和直径对3D-TSV互连结构温度场分布及应力应变的影响。结果表明:随着TSV高度和直径的增大,3D-TSV叠层芯片封装整体、焊球、间隔层、芯片和TSV及微凸点处的最高温度均逐渐降低,TSV高度和直径的增加在一定程度上有利于降低封装体各部分最高温度;随着TSV高度的增加,TSV及微凸点互连结构内的应力应变呈增大趋势。     

面向三维集成封装的硅通孔电特性分析

主要针对三维集成封装中的关键技术之一的硅通孔互连技术进行电性能研究。首先简要介绍了硅通孔互连技术的背景,利用三维全波电磁仿真软件建立地．信号一地TSV模型,对其TDR阻抗和时域TDR／TDT信号进行分析,同时仿真分析了TSV互连线及介质基板所使用的材料和TSV半径、高度、绝缘层厚度等物理尺寸对三维封装中TSV信号传输性能的影响。研究结果可为工程设计提供有力的技术参考,有效地用于改善互连网络的S21,提高三维集成电路系统的性能。     

硅通孔(TSV)转接板微组装技术研究进展

以硅通孔(TSV)为核心的三维集成技术是半导体工业界近几年的研发热点,特别是2.5D TSV转接板技术的出现,为实现低成本小尺寸芯片系统封装替代高成本系统芯片(So C)提供了解决方案。转接板作为中介层,实现芯片和芯片、芯片与基板之间的三维互连,降低了系统芯片制作成本和功耗。在基于TSV转接板的三维封装结构中,新型封装结构及封装材料的引入,大尺寸、高功率芯片和小尺寸、细节距微凸点的应用,都为转接板的微组装工艺及其可靠性带来了巨大挑战。综述了TSV转接板微组装的研究现状,及在转接板翘曲、芯片与转接板的精确对准、微组装相关材料、工艺选择等方面面临的关键问题和研究进展。     

新型同轴型混合碳纳米管填充的硅通孔

针对碳纳米管填充的硅通孔(TSV)的信号传输性能优化问题,提出一种新型的基于同轴型混合碳纳米管填充的硅通孔结构.在内外层管束交界处的耦合电容的基础上,提出新型TSV结构的可变参数等效电路模型,并基于TSV在三种不同应用层次上的尺寸参数,通过此电路模型分析新型TSV中的信号传输性能.分析结果表明,在0～40 GHz内与单一类型碳纳米管填充的TSV相比,所提出TSV结构具有更小的插入损耗与更短的上升时延,并随TSV的尺寸增大优势更加显著.最后,对所提出TSV结构进行时域眼图仿真,仿真结果表明其在高速集成电路中可以满足对信号完整性的要求.     

基于COMSOL的TSV电感多物理场耦合特性研究

基于硅通孔(TSV)技术,提出了应用于三维集成电路的三维螺旋电感.在实际应用中,TSV电感存在电场、温度场和力场之间的相互耦合,最终会影响TSV电感的实际电学性能.考虑P型和N型两种硅衬底材料,采用COMSOL仿真软件,对TSV电感进行多物理场耦合研究.结果表明,在P型硅衬底情况下,多物理场耦合的影响更大,TSV电感的...     

中性原子的磁导引及其应用

本文综述了采用载流导线或永久磁管等实现中性原子磁导引的原理、方法及其最新进展,并简单介绍了原子磁导引技术在原子光学和玻色-爱因斯坦凝聚（BEC）实验以及各种原子光学器件研制等方面的应用.     

High-Density Through Silicon Vias for 3-D LSIs

High density through silicon via (TSV) is a key in fabricating three-dimensional (3-D) large-scale integration (LSI). We have developed polycrystalline silicon (poly-Si) TSV technology and tungsten (W)/poly-Si TSV technology for 3-D integration. In the poly-Si TSV formation, low-pressure chemical vapor deposition poly-Si heavily doped with phosphorus was conformally deposited into the narrow and deep trench formed in a Si substrate after the surface of Si trench was thermally oxidized. In the W/poly-Si TSV formation, tungsten was deposited into the Si trench by atomic layer deposition method after the poly-Si deposition, where poly-Si was used as a liner layer for W deposition. The 3-D microprocessor test chip, 3-D memory test chip, 3-D image sensor chip, and 3-D artificial retina chip were successfully fabricated by using poly-Si TSV.      

硅DRIE刻蚀工艺模拟研究

随着现代科技的发展,人们对微系统的小型化、高性能、多功能、低功耗和低成本的要求越来越高,基于硅通孔技术技术的三维系统封装技术(3D SiP,three dimensional dystem in packaging)愈发显现出其重要的研究价值.硅通孔技术将集成电路垂直堆叠,在更小的面积上大幅地提升芯片性能并增加芯片功能...     

相变温度以上超冷玻色气体的一阶空间相干性

利用一维光学驻波场产生的相位光栅对静磁阱中相变温度以上超冷原子气体的一阶相干性质进行研究。在理论上首先计算了热原子的干涉图样,然后在实验上获得了相变温度以上超冷原子气体的干涉图样；通过对理论上和实验上原子气体的干涉图样的对比度进行比较发现：当温度非常接近相变温度的时候，原子气体的相干性明显好于热原子的相干性；随着温度的升高，原子气体的相干性逐渐减弱，最终与热原子的相干性完全相同。     

三维集成电路中硅通孔缺陷建模及自测试/修复方法研究

硅通孔(Through Silicon Via, TSV)是3维集成电路(3D IC)进行垂直互连的关键技术,而绝缘层短路缺陷和凸点开路缺陷是TSV两种常见的失效形式。该文针对以上两种典型缺陷建立了TSV缺陷模型,研究了侧壁电阻及凸点电阻与TSV尺寸之间的关系,并提出了一种基于TSV缺陷电阻端电压的检测方法。同时,设计了一种可同时检测以上两种缺陷的自测试电路验证所提方法,该自测试电路还可以级联起来完成片内修复功能。通过分析面积开销可得,自测试/修复电路在3D IC中所占比例随CMOS/TSV工艺尺寸减小而减小,随TSV阵列规模增大而减小。     

基于环形振荡器的TSV故障非接触测试方法

为避免传统的探针检测对硅通孔(TSV)造成损伤的风险,提出了一种非损伤的TSV测试方法.用TSV作为负载,通过环形振荡器测量振荡周期.TSV缺陷造成电阻电容参数的变化,导致振荡周期的变化.通过测量这些变化可以检测TSV故障,同时对TSV故障的不同位置引起的周期变化进行了研究与分析,利用最小二乘法拟合出通过周期来判断故障位置的曲线,同时提出预测模型推断故障电阻范围.测试结构是基于45 nm PTM COMS工艺的HSPICE进行设计与模拟,模拟结果表明,与同类方法相比,此方法在测试分辨故障的基础上对TSV不同位置的故障进行分析和判断,并能推断故障电阻范围.     

Analysis of 3D TSV Vertical Interconnection Using Pre-applied Nonconductive Films

Much research has been carried out to realize through-silicon via (TSV) technology for three-dimensional (3D) chip stacking packaging. A vertical chip interconnection method using Cu/Sn-Ag bumps and nonconductive films (NCFs) is one of the most promising approaches for 3D TSV vertical interconnection. In this work, the relationship between the viscosity of pre-applied NCFs and loading forces was investigated to predict the gap change between a TSV chip and a substrate chip. Existing theories of squeeze flow are adapted to predict the gap change of a real TSV chip and a substrate chip during TSV bonding using a simplified model. The real gaps measured during bonding of test dies were matched to check the validity of the prediction model. Considering the thixotropy of NCFs, the prediction well matched the real gap changes between bumped TSV chips and substrate chips during bonding.     

一种新型的中性原子交流电磁囚禁

提出了一种新型的冷原子强场seeking态磁势阱 ,利用的是原子在交变四极场中受到的梯度力。计算结果表明通过选择合适的参数 ,可以控制势阱在轴向和径向的势阱深度。在得到一个径向势阱深度达 0 6mK ,纵向深度为 0 5mK的交流磁势阱 ,可以将温度为～ 10 0 μK的冷原子囚禁在径向 1mm ,纵向 4mm的范围内。如果撤消轴向囚禁 ,还可以获得一个径向囚禁深度为 1 8mK ,能将温度为～ 10 0 μK的冷原子囚禁在径向 5 0 μm范围内的新型磁导管。     

Heat dissipation assessment of through silicon via (TSV)-based 3D IC packaging for CMOS image sensing

The study aims at evaluation of the steady-state heat dissipation capability of a high-density through silicon via (TSV)-based three-dimensional (3D) IC packaging technology (briefly termed 3D TSV IC packaging) designed for CMOS image sensing under natural convection through finite element analysis (FEA) and thermal experiments. To enhance modeling and computational efficiency, an effective approach based on FEA incorporating a 3D unit-cell model is proposed for macroscopically and thermally simulating the heterogeneous TSV chips. The developed effective thermal conductivities are compared against those obtained from a rule-of-mixture technique. In addition, the proposed numerical models are validated by comparison with two experiments. Besides, the uncertainties in the input chip power from the specific power supply and in the measured chip junction temperature by the thermal test die are evaluated. Finally, a design guideline for improved thermal performance is provided through parametric thermal study.