嵌入式五级流水线CPU核的设计与实现

本文基于FPGA平台设计并实现了一种嵌入式16位RISC CPU核.以MIPS CPU指令集为参考,完成指令集设计;对指令处理过程进行抽象,把指令分成取指、译码、执行、访存、写回五级流水处理,根据处理过程所需要的元件构建五级数据通路:针对流水线处理产生的数据相关构建旁路通路;根据五级数据通路及旁路通路所需要的协调信号构建控制通路;把数据通路和控制通路融合成CPU核.采用VHDL实现CPU核;在CPU核上运行测试程序,并给出仿真结果;在FPGA平台上对CPU核进行验证.结果表明了所设计CPU核的有效性.     

基于FPGA的八位RISC CPU的设计

从CPU的总体结构到局部功能的实现采用了自顶向下的设计方法和模块化的设计思想,利用Xilinx公司的SpartanII系列FPGA,设计实现了八位CPU软核。在FPGA内部不仅实现了CPU必需的算术逻辑器、寄存器堆、指令缓冲、跳转计数、指令集,而且针对FPGA内部的结构特点对设计进行了地址和数据的优化。     

一种带Cache的嵌入式CPU的设计与实现

基于FPGA平台实现了嵌入式RISC CPU的设计.根据项目要求,实现指令集为MIPS CPU指令集的一个子集,分析指令处理过程,构建了嵌入式CPU的5级数据通路.分析了流水线产生的相关性问题,采用数据前推技术和软件编译结合的解决方案.给出了控制单元、运算单元、指令Cache的实现与设计.在FPGA平台上实现并验证了CPU的设计.     

基于现场可编程门阵列的RISC处理器设计

基于现场可编程门阵列(FPGA)平台,设计嵌入式精简指令集计算机(RISC)中央处理器(CPU)。参考无内部互锁流水级微处理器(MIPS)指令集制定原则设计CPU指令集,通过分析指令处理过程构建嵌入式CPU的5级流水线,结合数据前推技术和软件编译方法解决流水线相关性问题,并实现CPU的算术逻辑单元、控制单元、指令cache等关键模块设计。验证结果表明,该嵌入式RISC CPU的速度和稳定性均达到设计要求。     

可进化芯片的FPGA接口设计与实现

针对FPGA IP核在可进化可编程系统芯片(SoPC)中嵌入时存在FPGA IP核端口时序控制和位流下载的问题,实现一种适用于可进化SoPC芯片的FPGA接口。该FPGA接口使用异步FIFO、双口RAM的结构和可扩展的读/写命令传输方式来实现FPGA IP核与系统的异步通信。嵌入式CPU可以通过FPGA接口实现FPGA IP核的片内位流配置。FPGA接口中的硬件随机数发生器实现进化算法的硬件加速。使用自动验证平台与FPGA原型验证平台对FPGA接口进行验证来实现验证的收敛。测试结果表明,FPGA接口成功实现了嵌入式CPU与FPGA IP核的通信,完成芯片内的进化。     

基于FPGA的32位整数微处理器的设计与实现

CPU“软核”可以根据实际应用需要进行剪裁，因而CPU软核设计是soC设计实现的重要部分．在FPGA内部设计和调试完全嵌入式的整数微处理器软核，不仅涉及到通常CPU必需的算术逻辑累加器、寄存器堆、指令缓冲、跳转计数、指令集及指令编译等方面的设计实现，还要针对FPGA内部的结构特点对设计进行分析优化，例如流水线结构的选择、关键路径延迟的折衷平衡以及整体调试等．在Virtex1000FG680-4FPGA上设计实现的32位RISC整数微处理器，运行时钟频率可达30MHz，实现150条指令，占用FPGA逻辑资源7％．     

FC交换机芯片MT端口软核的设计与实现

随着网络技术的快速发展,FC交换机对网络协议的分析、故障的定位等功能提出新的挑战。首先提出基于FC交换机协议处理芯片的监控端口(Monitor Port,MT)软核的工作原理;然后对监控端口软核进行了设计与实现;最后在虚拟仿真平台和FPGA验证平台下对MT端口的功能和性能分别进行仿真和测试。结果表明,这种新的智能监控模式不仅能够用于网络监管和故障排除,而且可用于流量统计。     

基于SPARC V8的星载嵌入式软件全数字仿真平台设计与实现

为了提高星载嵌入式软件的可靠性和安全性,解决硬件测试环境构建困难、成本昂贵以及运行状态难以监控的局限性,提出了一种基于SPARC V8的星载嵌入式软件全数字仿真平台设计和实现方法。介绍了全数字仿真平台实现的关键技术,包括CPU指令集仿真、寄存器仿真、存储器仿真、中断控制器仿真、串口仿真、定时器仿真、虚拟外设模型仿真以及设备管理器和平台时序设计。全数字仿真平台与基于硬件的测试平台相比具有可重用性强、可快速搭建、成本低廉、高可控性、调试和测试手段丰富、支持故障注入等优点。该全数字仿真平台已在星载嵌入式软件型号研制中得到了应用,基于此平台可快速搭建虚拟目标机和虚拟外设环境,进行星载嵌入式软件运行仿真、调试验证等工作。     

通用16位CPU的设计与实现

随着计算机技术的飞速发展,传统的计算机组成与原理以及计算机系统结构教学用计算机已经不能适应当前的要求。该文详细介绍了新一代面向教学实验的通用16位CPU设计过程。首先决定CPU的构架,经过指令集设计,数据通路和控制通路的设计,最后通过FPGA实现通用的16位CPU。实验人员可以在这个通用CPU设计平台上进行计算机组成与原理的各个部件实验,CPU内核的设计验证以及整个计算机系统的实验。     

基于FPGA的嵌入式ASIP软核设计与实现

采用ASIP FPGA模式设计了一款嵌入式微处理器软核.以该软核为例从体系结构和指令集设计两方面对ASIP FPGA模式微处理器软核的设计进行了分析和验证,最后通过与传统微处理器对比验证了该设计模式的优势:指令针对性强.执行效率高;易于扩展.适应性强.     

基于UVM的远程控制FPGA一体化闭环仿真验证平台

远程控制FPGA是卫星执行地面指令和转发地面数据的核心部分,必须对其进行全面验证,避免存在设计隐患。本文以远程控制FPGA为被测件,使用目前最先进性的通用验证方法学UVM建立了一体化闭环仿真验证平台。该验证平台具有带约束收敛的测试向量随机生成和自动检查输出结果正确性功能,实现了功能覆盖率检测,能有效提高远程控制FPGA验证的效率和质量,较好的满足了验证需求。     

SV DPI技术在FPGA仿真验证的应用探讨

SystemVerilog作为近年来逐渐流行的FPGA验证语言,包含了丰富的验证特性：DPI、断言技术、功能覆盖率等,其中DPI接口技术可以帮助验证工程师在验证平台中实现对C或C++的调用,验证工程师可以通过编写C函数来实现复杂激励模型设计,同时也为进行复杂算法的FPGA设计的仿真验证提供了新的验证思路。本文提出一种基于DPI接口的FPGA仿真验证方法,实验表明：利用该方法搭建的仿真验证平台相对于传统的纯verilog验证平台,具有更高的仿真效率和验证的灵活性。该验证方法为算法级FPGA设计的确认测试提供了新的验证思路。     

YH-7000VG型惯导与弹载计算机的数据通信设计

为了实现弹载计算机和惯导的高速数据通信,对数据通信的工程化电路进行了设计.对YH-7000VG型惯导的性能进行了分析,并根据仿真系统的需要进行了波特率设置.介绍了RS-232串行口电平驱动电路以及弹载计算机的软件设计,实现了弹载计算机的各项功能.试验表明,弹载计算机完成了空间运动参数的数据采集与处理,满足超声速导弹半实物仿真系统的需要.     

龙腾Stream流处理器验证

芯片设计复杂度的提高迫切地需要先进的方法学以应对巨大的验证工作量。通过开发基于System Verilog的覆盖率驱动的自动化验证平台,对龙腾Stream流处理器的指令集进行了功能验证。实验结果表明,该验证平台提高了验证效率和功能覆盖率,具有良好的重用性和可移植性。搭建FPGA原型验证系统对流处理器的功能和系统性能进行了评测,并提出了优化流处理器加速性能的方法。     

FPGA中嵌入最小资源配置的微处理器的实现方法

针对在FPGA内集成嵌入式处理器消耗资源大的特点,提出了在FPGA内嵌入最小资源配置软核的新方法,减少了在FPGA内嵌入处理器内核所占用的资源,降低了损耗功率,扩展了可以应用软核的FPGA类型。经过仿真和下载测试,此方法具有配置灵活、节省资源的优点。     

通用嵌入式系统软件测试平台的设计

仿真测试是嵌入式软件系统测试阶段的一种有效测试方法,探讨了通过在PC机上仿真模拟ARM嵌入式系统,对嵌入式系统软件进行仿真测试的通用测试平台的设计。该平台可以在不做大幅度修改的情况下对不同的嵌入式系统软件进行各种测试。重点介绍了仿真模拟器、测试管理器和测试平台专用工具链的设计,提出了一种测试管理器的实现模型,并进行了详细的描述。