一种X波段宽带快速跳频频率源

针对快速跳频和低杂散的要求,提出一体化频率源设计方法,综合考虑了高速鉴频鉴相、大环路带宽设计和系统级直接数字合成(DDS)频率规划.利用这种设计方法,采用DDS激励快速锁相环(FL-PLL)结构,成功设计并实现了一种宽带快速跳频X波段频率源.实测结果表明,其输出频带为10.5～11.5 GHz;在极端1 GHz频率跳变条件下,正向跳频时间为0.42μs,负向跳频时间为0.30μs;无失真动态范围为—61.3 dBc;相位噪声为—100dBc/Hz@1kHz;最小跳频间隔为12 Hz.     

基于极性发射机的两点调制锁相环的设计

采用0.11μm 1P6M CMOS工艺设计与研究了一款适用于蓝牙极性调制发射机的两点调制锁相环.为了校正锁相环中两个相位调制路径的环路增益,降低采用该锁相环的发射机的频移键控误差,提出了一种新型的增益校正方法,并基于该方法设计了低相位噪声、低锁定时间的两点调制锁相环电路.芯片的测试结果表明,当压控振荡器震荡在4.8 GHz时,该锁相环在偏离4.8 GHz 10 kHz、1 MHz和3 MHz时的相位噪声依次为-83、-108和-114 dBc/Hz,采用该锁相环的极性调制发射机发射0 dBm信号时频移键控误差为2.97%,该锁相环的芯片面积为0.32 mm~2,整体性能满足蓝牙射频芯片测试规范要求.     

高速SerDes电路中电荷泵锁相环的设计

面向高速串行接口应用,设计一款低噪声、快速锁定的高性能锁相环电路,作为5 Gbit· s-1数据率的SerDes发射芯片的时钟源。该设计通过锁存RESET方式增加延迟时间,以减小鉴频鉴相器的死区效应,降低锁相环整体电路的杂散;其压控振荡器采用4 bit二进制开关电容的方法,将输出频率划分为16个子频带,以获得较大的输出频率范围,同时又不增加压控振荡器的增益;在SMIC 55 nm工艺下完成锁相环电路版图设计,核心芯片面积为054 mm2。后仿真结果表明:输出频率覆盖46~56 GHz,1 MHz频偏处的相位噪声在-110 dBc·Hz-1 附近。测试结果显示,RMS 抖动和峰峰值抖动分别为287 ps和134 ps,整体电路功耗为37 mW。     

适用于4通道100 Gbps SerDes的两级架构正交12.5 GHz低功耗低抖动时钟发生器

为了缓解多通道SerDes中高频时钟信号在长距离传输中引入的噪声过大和功耗过高的问题,设计了一种应用于多通道的低功耗低抖动两级锁相环结构;同时为了进一步降低噪声性能,在第2级锁相环中设计了一种采样鉴相器。该设计将第1级LC振荡器锁相环产生的低频时钟信号（3.125 GHz）传输到各通道收发机后,将该信号作为第2级参考信号,再采用小面积的环形振荡器锁相环产生正交的高频时钟 (12.5 GHz),这种结构降低了高频时钟在片上长距离传输的距离,提高了收发机的时钟质量;此外该技术避免了使用高频缓冲器,降低了功耗。其中第2级锁相环通过无分频鉴相技术提高了第2级环振锁相环的噪声性能。该时钟发生器电路整体功耗为100 mW,第1级锁相环相位噪声拟合后为-115 dBc/Hz,第2级环形振荡器电路在1 MHz处相位噪声为-79 dBc/Hz,锁相环电路产生的时钟信号整体抖动为2.7 ps。正交时钟偏差在300 fs以内。相比传统时钟发生器,该设计性能有较大提高,功耗有明显降低,适合应用于100 Gbps SerDes中。     

电荷泵对小数分频锁相环相位噪声的影响

与整数分频电荷泵锁相环不同,小数分频电荷泵锁相环中电荷泵对锁相环的性能有更大的影响,电荷泵的各种非理想因素将降低PLL输出相位噪声和杂散的性能.重点分析了电荷泵两种非理想因素对小数分频锁相环相位噪声和杂散的影响:非线性和电流失调.此外还分析了电荷泵电流源噪声对小数分频锁相环的影响,分析结果为优化电荷泵的电路设计提供理论依据.     

通信系统中小型化频率合成器设计

文章针对通信接收机小型化的要求提出了一种接收机频率源的设计思路,采用TSMC 0.18μm 1P6M混合信号工艺设计锁相环(phase locked loop,PLL)电路结构,设计了一种具有快速锁定时间、较宽频率调谐范围、低相位噪声的电荷泵锁相环(charge pump phase locked loop,CPPLL)。使用Cadence Spectre对电路进行仿真,电路整体具有在输入参考频率23～600 MHz之间产生1.92～2.62 GHz的时钟信号功能。在中心频率2.3 GHz、偏移载波频率10 MHz的情况下,敏感单元环形压控振荡器的相位噪声为-112.9 dBc/Hz。进行版图设计后,对电路进行验证,设计出小型化频率合成器芯片。     

锁相环陷波网络设计研究

对锁相环的陷波网络设计进行研究,提出一种借助CAD软件设计包含陷波网络的锁相环环路参数的新方法.由于实际元器件值的偏差,选择陷波宽度较宽的串联LC结构陷波网络更适合工程应用.但该结构对环路动态影响较大,锁相环容易进入失锁状态.通过CAD软件优化调整环路参数,补偿陷波网络的相移,将整体环路参数调回稳定状态,并在实际电路中得到验证.将鉴相杂散抑制由原来的-55 dBc提高到-78 dBc,解决环路带宽与鉴相杂散之间的矛盾,便于工程推广使用.     

一种高速低相位噪声锁相环的设计

设计了一种1．8V、SMIC0．18μm工艺的低噪声高速锁相环电路．通过采用环行压控振荡器,节省了芯片面积和成本．通过采用差分对输入形式的延时单元,很好地抑制了电源噪声．与传统的简单差分对反相器延时单元相比,该结构通过采用钳位管和正反馈管,实现了输出节点电位的快速转变,整个电路芯片测试结果表明：在输入参考频率为20MHz、电荷泵电流为40μA、带宽为100kHz时,该锁相环可稳定输出频率为7971MHz—1．272GHz的时钟信号,且在中心频率500kHz频编处相位噪声可减小至-94．3dBc／Hz。     

一种应用于射频接收机的电流舵电荷泵设计

电荷泵锁相环(charge pump phase-locked loop, CPPLL)作为频率合成器(frequency synthesizer, FS),广泛应用于接收机中来提供低杂散、低噪声、高频谱纯度的本振(local oscillator, LO)信号。电荷泵(charge pump, CP)作为关键模块之一,其存在的非理想效应以及失配会带来更高相位噪声影响锁相环(phase-locked loop, PLL)频率综合器输出本振的频谱纯度。基于台积电(Taiwan semiconductor manufacturing company,TSMC ) 0.18 μm CMOS工艺,采用电流舵电荷泵结构并加入泄漏电流模块设计了一款低电流失配率、低相位噪声的电荷泵电路,较好地克服了传统电荷泵所存在的非理想效应,使整个电荷泵电路的相位噪声保持在较低的水平。利用Cadence Spectre对电荷泵的整体性能进行仿真。仿真结果表明,供电电压为1.8 V时,电荷泵电流为31.71 μA,最大相位噪声为-230 dBc/Hz,在0.4~1.4 V输出电压范围内最大电流失配率仅有0.22%。     

1.5 GHz Serdes低抖动锁相环的设计

设计并实现了一种应用于1.5GHz Serdes高速接口系统的低抖动锁相环。出于应用考虑,设计的重点是降低抖动,根据锁相环的系统特点、噪声特性以及物理实现时的种种外部干扰因素的影响,分别提出了系统级设计、电路设计以及版图设计上的减小噪声、降低抖动的方法。电荷泵锁相环采用0.18μm 1P4M互补金属氧化物半导体(CMOS)混合信号工艺制造,芯片面积为700μm×320μm。仿真结果表明,电路中心频率为1.5GHz,锁定时间小于5μs,偏离中心频率1MHz处的相位噪声为-95.39dBc/Hz,RMS jitter为3.6ps,总功耗为6mW。     

基于AD9858的DDS＋PLL频率合成器

基于锁相频率合成技术（PLL）和直接数字频率合成技术（DDS）各有其优缺点,文章将两者结合,提出设计方案,并给出了主要的硬件电路设计,以产生符合预期要求的雷达信号。设计以AD9858为核心器件,输出DDS频率信号,为PLL提供参考输入信号。PLL中的鉴相器采用ADF4107,同时利用FPGA对两者进行方便的控制,可以获得较快的频率转换时间,相位噪声为-90dBc/Hz且杂散优于-70dBc的雷达信号。最终得到一个综合指标较高的系统。     

0.0068mm2自校准电路在锁相环中的应用

提出了一种可供 CMOS锁相环使用的自由调整的自校准技术。与传统的自校准技术相比, 新的自校准方案不需要使用参考电压源, 而且自校准过程内嵌在锁相环的锁定过程中,所以新的自校准方案减少了芯片的面积:与自校准有关电路的面积只有0.0068mm²。所设计的PLL采用0.13 μm CMOS 工艺, 工作频率范围在 25 ～700MHz 之间。测试表明, 当压控振荡器工作在 700 MHz 的时候, 其 8 倍降频之后的87. 5 MHz 输出信号的相位噪音在1 MHz 频率偏移处为-131 dBc/ Hz。     

用于超小型快速截获接收机的频率合成器

该文针对超小型快速截获接收机的需求，研究了锁相式频率合成技术，采用宽带锁相环和电压预置法来提高频率捷变速度，同时，采用带阻滤波器，相位补偿电路来改善宽带锁相环的杂散性能和稳定性。     

低抖动高线性压控振荡器设计与仿真分析

设计一种应用于锁相环(PLL)电路的压控振荡器(VCO).该电路采用浮空电容结构,相对传统接地电容结构,可提高电容充放电幅值,减小时钟抖动.快速电平检测电路,使电路在未采用反馈和补偿的前提下,减小环路延时,从而实现高线性.电路采用CSMC 0.6 μm CMOS标准工艺库实现.仿真结果表明:振荡频率为0.79,24,30 MHz时的相位噪声达到-128,-122,-120 dBc·Hz^-1@1 MHz.通过调节外接电阻电容,使得电路在3~6 V电源电压下,输出100.0~3.0×10⁷ MHz的矩形波,电路兼具低相位噪声和高线性特性.     

适用于多种无线通信标准的宽带CMOS频率综合器

采用小数分频锁相环路、正交单边带混频器和除2除法器设计了一款全集成CMOS频率综合器,以满足多种无线通信标准的要求.提出基于双模压控振荡器（DMVCO）的频率综合器架构,一方面能够通过除2除法器覆盖3GHz以下的无线通信频段,另一方面DMVCO自身又替代了额外的多相滤波器来抑制混频器引入的镜像杂散.频率自动校准电路能对压控振荡器的频率进行快速、准确的校准.频率综合器采用TSMC 0.13μmCMOS工艺进行设计.仿真结果表明,在输出频率为900MHz时频偏在0.6MHz处,频率综合器的相位噪声为-122dBc/Hz;在功耗不大于56mW的情况下,频率综合器实现了0.4～6GHz的频率覆盖范围.     

面向微处理器时钟发布的硅基无线发射器设计

基于硅基天线和电磁波传输的无线互连技术,设计实现了一种面向微处理器的无线时钟分布发射器电路,包括一个长2.6 mm、宽30 μm、集成在硅衬底（电阻率为10 Ω·cm）上的偶极折叠天线、高频锁相环、驱动和匹配电路.其中,硅基折叠天线提高了芯片的面积利用率,并通过在硅衬底与散热金属之间引入金刚石介质来提高折叠天线的传输增益.同时,为了减小信号传输功率的损失,在电路与硅基天线之间进行了阻抗共轭匹配,设计实现了中心工作频率11 GHz的低噪声锁相环,在频率偏移为3、10 MHz处的相位噪声分别达-116、-127 dBc/Hz.结果表明,所设计的发射器有效面积为0.85 mm2,能够提供低抖动、稳定的高频全局时钟源.     

用于射频接收机的三阶多级Σ-△调制小数分频频率合成器的实现

基于TSMC 0.18 μm工艺实现了一款适用于射频收发机的全集成小数分频频率合成器. 设计中采用了三阶MASH结构Σ-Δ调制器以消除小数杂散,为节省芯片面积使用了环形振荡器,同时在电路设计中充分考虑了各种非理想因素以提高频谱纯净度和降低芯片功耗. 仿真结果表明,该频率合成器可以在900 MHz～1.4 GHz的频率范围内产生间隔为25 kHz的输出信号. 在1.2 GHz输出时,偏离载波频率1 MHz处的相位噪声可以达到-106 dBc/Hz, 锁定时间小于10 μs.      

PLL两点调制在跳频通信GMSK调制源中的应用

阐述了PLL两点调制的基本原理，并在ADS软件环境下，验证了两点调制在慢跳频通信GMSK调制源设计中应用的可行性。并且利用ADS软硬件协同仿真的功能进行了电路的相噪和杂散性能测试。