基于记忆多项式的时间交织模数转换器自适应非线性失配校正方法

为了提高时间交织模数转换器(TIADC)的有效分辨率,需要对其通道之间的线性/非线性失配误差进行估计和补偿。该文针对M通道TIADC的带有记忆效应的非线性失配误差提出了一种自适应盲校正算法。通过子通道重构结构(SCR)重构非线性误差信号,并通过滤波降采样最小均方(FDLMS)算法估计非线性失配误差系数。实验仿真结果表明,该方法可以有效校正带有记忆效应的非线性失配误差,并且可以大大降低实现难度和硬件资源消耗。     

基于导数相乘的TIADC时间失配误差校准算法

提出了一种校准时间交织模数转换器(TIADC)时间失配误差的全数字后台算法。该算法利用信号与其导数正交的特性来估算时间失配误差相关量,采用最小均方(LMS)迭代算法估算时间失配误差值。该算法不需要参考通道,硬件消耗很低,可以校准多频信号,实现宽带宽输入。提出的变步长LMS迭代算法提高了时间失配误差的收敛速度,保证了误差校准的实时性。基于FPGA验证平台,建立了四通道8 bit 1 GHz TIADC的时间失配误差模型。结果表明,当输入信号归一化频率f_in/f_s为0.414时,采用该算法校准后的ENOB从5.58 bit提高到7.75 bit,SFDR从38.64 dB提高到67.51 dB。     

通道间差值统计的TIADC时序误差校准方法

利用某相邻采样通道的绝对差值与全部相邻通道的平均绝对差值应保持一致的原理,对TIADC的采样时序误差进行估计,再利用泰勒展开的方法实现误差补偿。在校准过程中,将误差估计模块和误差补偿模块组成一个自适应的环路,实现了采样时序误差的实时校准。全部校准过程在纯数字域中完成。这种纯数字后处理式的误差估计方法简单有效,3阶泰勒误差补偿方法的补偿效果良好。基于MATLAB建立了4通道TIADC的时序失配误差校准模型,验证了该校准方法的正确性和有效性。结果表明,通道间的时序误差为1%~2%,在输入归一化频率fin/fs为0.397时,校准后系统的SNR由原来的18.85 dB提高到73.31 dB。     

基于频域特性的时间交替模数转换系统采样时间误差校正算法

时间交替模数转换器(Time-Interleaved ADC,TIADC)通道间的采样时间相对误差严重影响了系统的无杂散动态范围(Spurious-Free Dynamic Range,SFDR).为校正采样时间相对误差,本文基于TIADC输出与模拟输入信号之间的频域关系,提出一种通过消除输出信号中的误差来校准TIADC的算法.该算法在对输出信号频率表达式进行泰勒近似的基础上构建理想输出信号,并采用最小均方差(LMS)算法来估算时间误差,旨在降低硬件设计的复杂度,提高误差校正的精确度.仿真和验证结果表明该校正算法很容易扩展到多通道,并且可以将输出频谱的SFDR提高约47dB.     

基于参考信号注入的TIADC时间失配校准算法

提出了一种基于参考信号注入的TIADC时间失配后台校准算法。该校准算法统计通道间的参考信号过零点个数,比较相邻2个峰值的大小,计算得出误差系数,并将该误差系数反馈回时钟采样控制单元进行校正。采用Simulink软件建立12位5通道TIADC模型,仿真结果表明,当fin/fs≈0.040 3时,有效位数从8.1位提升到11.8位,验证了算法的可行性。算法中的时间失配误差提取与TIADC分开,并行处理,保证了输入信号在整个奈奎斯特频率范围内不受影响。该校准算法消耗资源少,易于硬件实现。     

时间交织ADC时间失配后台数字校准算法

提出了一种数字后台校准算法,用于校准时间交织模数转换器(Time-Interleaved Analog-to-Digital Converter,TIADC)的时间失配误差。该算法是基于对输入信号统计的思想,在后台通过分析输入信号的统计特性获得误差信息,再反馈到多相时钟产生器,形成反馈环路,达到校准的目的。该算法硬件消耗小,对输入信号的频率没有限制,可以扩展到任意通道数。对于一个8通道12位TIADC,当输入信号频率fin/fs = 0.487时,MATLAB仿真结果表明,采用该算法校准后,SNR从校准前的33.8 dB提高到74.0 dB,证明了该校准算法的有效性。     

带单bit参考通道的TIADC时间失配校准

提出了一种带单bit参考通道的校准算法,用于校准时间交织模数转换器(Time-interleaved analog-todigital converter,TIADC)的时间失配误差。该算法引入一条单bit的参考通道,其输出与TIADC子通道的输出进行相关运算获得误差信息,然后反馈到多相时钟产生器,形成反馈环路,达到校准的目的。该算法只引入了一条单bit的参考通道,硬件消耗低,对输入信号的频率没有限制,且可以扩展到任意通道数。算法应用于一个4通道12bits的TIADC,当输入信号归一化频率fin/fs=0.484 8时,MATLAB仿真结果表明,经本算法校准后SNR从14.39dB提高到73.92dB,证明了该校准方案的有效性。     

高速OFDM系统中分时ADC失配误差校准技术

在高速OFDM接收机中利用分时ADC(TIADC)对接收信号进行采样,解决了单片ADC不能满足传输速率高达数Gb/s的通信系统需求的难题。由于TIADC各通道间的不匹配,时钟失配误差和增益失配误差大大影响了系统性能。在传输速率为4 Gb/s的OFDM系统中,利用4通道TIADC对接收信号进行采样,对两种失配误差和信道进行联合估计与均衡,并针对64QAM符号调制,对TIADC进行采样精度仿真。仿真结果证明,校准后的9位TIADC可以使系统误码率接近理想值。     

基于沃尔什函数的TIADC全数字校准算法

提出了一种校准时间交织模数转换器(TIADC)通道失配误差的全数字自适应后台算法。该算法利用沃尔什函数仅从TIADC的输出中调制产生伪杂散信号,可以重构出失配误差,并自适应地从TIADC输出中减去三个失配误差。所提出的技术的优势在于它只需要知道测量的输出信号和TIADC通道数,而无需任何其它信息,包括参考通道。同时针对算法(大多数调制算法)存在特殊频率点无法校准的问题,设计了一个频率判断模块,并通过一组低通滤波器和带通滤波器对特殊频率点进行额外杂散消除,克服了算法的局限性。仿真结果表明,所提技术能够有效消除通道失配误差,从而显著提高了TIADC系统性能。     

一种时间交织ADC采样时间误差校正方法

提出了一种用于时间交织模数转换器(TIADC)通道间采样时间误差的校正算法。该算法是基于参考通道的后台校正算法。通过比较参考通道与带校准通道的输出差异提取出采样误差信息,并通过负反馈逻辑进行校准。该算法的校正模块硬件消耗低,可支持包括完全随机输入信号的多种类型输入信号。将该校正算法应用于一个4 GHz、8 bit四通道TIADC,后仿真结果表明,当输入信号接近奈奎斯特频率、存在其他非理想因素的条件下,该算法能将通道间采样时间误差相关的频谱尖峰抑制到35 dB。     

Low-voltage 32 Msample/s parallel pipelined switched-current ADC

A parallel switched-current A/D converter is presented. Eight time-interleaved switched-current ADCs operating at 4 Msample/s are used to increase the sampling rate. With channel compensation, the measured SFDR is >50 dB at 32 Msample/s with f_m=1.13 MHz. The performance of this experimental design is limited by noise and a fixed-pattern timing error that is not removed by the compensation algorithm     

激光语音检测系统反正切补偿算法

通过理论分析激光语音检测系统,提出一种引入参数估计误差的反正切解调补偿算法,并建立了系统总谐波失真与关键参数及其误差的定量数学关系式。文中用总谐波失真（THD）和无杂散动态范围（SFDR）分别表征系统微振动信号解调效果和可以与大干扰信号（阻塞信号）相区别的最小信号值。实现了非接触、远距离、高灵敏度的微振动信号检测。通过实验和仿真均验证了反正切补偿算法的可行性。实验结果表明:该系统可以检测音频范围内的微弱振动,在现有光学硬件平台基础上,利用文中提出的反正切补偿算法,能在35 m范围内较好地还原语音信号。     

一个带有采样时间误差校正的14位200MS/s时钟交织模数转换器

通道间的采样时间误差会降低时钟交织模数转换器的精度。本论文提出了一种针对采样时间误差的具有低电路复杂度和快速收敛特性的校正算法。该算法基于相关性来探测采样时间误差,并可被应用于广义平稳的输入信号,被探测到的采样时间误差被一个压控采样开关修正。实验结果显示,对于一个2通道14位200MS/s的时钟交织模数转换器,当输入信号的频率为70.12MHz时,经校正后,信号与噪声失真比改善了19.1dB,无杂散动态范围改善了34.6dB。校正的收敛时间约为20000个采样时间间隔。     

空间谱估计中非同步采样误差补偿方法研究

高分辨空间谱估计算法要求对多路信号进行同步采样,非同步采样会导致空间谱估计的偏差。本文提出了一种对非同步采样进行补偿的方法——前后向对称采样法。该方法设置阵元采集顺序为非顺序采样,利用前、后向对称采样数据之和计算空间谱。当交替采样延时精确的时候,由于对称性,相加后信号的阵列误差矩阵是一个实数矩阵,对方向向量的相位没有影响,因此可以得到方位角的无偏估计。理论分析与仿真结果表明:当交替采样延时精确时,该方法可以消除非同步采样对空间谱的影响,与重新建模法补偿性能相近;当交替采样延时不精确时,该方法比重新建模法的补偿效果好,而且前后向对称采样法算法简单,且无需已知交替采样延迟时间。因此,前后向对称采样法是对空间谱估计中非同步采样误差的一种有效补偿方法。      

Background Calibration With Piecewise Linearized Error Model for CMOS Pipeline A/D Converter

A new all-digital background calibration method, using a piecewise linear model to estimate the stage error pattern, is presented. The method corrects both linear and nonlinear errors. The proposed procedure converges in a few milliseconds and requires low hardware overhead, without the need of a high-capacity ROM or RAM. The calibration procedure is tested on a 0.6- $mu{hbox {m}}$ CMOS pipeline analog-to-digital converter (ADC), which suffers from a high degree of nonlinear errors. The calibration gives improvements of 17 and 26 dB for signal-noise-and-distortion ratio (SNDR) and spurious-free dynamic range (SFDR), respectively, for the Nyquist input signal at the sampling rate of 33 MSample/s. The calibrated ADC achieves SNDR of 70.3 dB and SFDR of 81.3 dB at 33 MSample/s, which results in a resolution of about 12 b.      

FIR filter design over discrete coefficients and least square error

The difference routing digital filter (DRDF) consists of an FIR filter followed by a first-order integrator. This structure with power-of-two coefficients has been studied as a means of achieving low complexity, high sampling rate filters which can be implemented efficiently in hardware. The optimisation of the coefficients has previously been based on a time-domain least-squares error criterion. A new design method is proposed that includes a frequency-domain least-squares criterion with arbitrary frequency weighting and an improved method for handling quantisation of the filter coefficients. Simulation studies show that the new approach yields an improvement of up to 7 dB over existing methods and that oversampling can be used to improve performance     

基于FPGA的无线移动通信系统多普勒补偿算法

利用FPGA对一种移动无线通信系统中的多普勒补偿算法进行了实现与验证。首先,对这种基于正交频分复用(OFDM)帧结构的多普勒补偿算法进行了简要介绍,该算法具有计算复杂度低、延时小、便于硬件实现的特点;然后,详细说明了该算法在实际硬件实现中各个模块的逻辑结构和工作流程;最后,将本文所实现的多普勒补偿算法模块应用到了实际的OFDM接收机中,通过硬件测试对算法和硬件实现的有效性进行了验证,并分析了算法的资源开销以及相比原算法的性能增益。     

基于冗余子级的流水线ADC校准技术

提出了基于冗余子级的流水线ADC后端校准技术,采用精度较高的流水线冗余子级代替参考ADC,对流水线ADC的各个子级校准,替代了对整个ADC的校准,使校准系统无需降频同步,较好地解决了传统校准系统中主信号通路与参考ADC信号通路不同步的问题。对Matlab/Simulink中搭建的精度为16位、采样频率为10 MS/s的流水线ADC进行仿真,结果表明,当输入信号频率为4.760 5 MHz时,经过校准,流水线ADC的有效位和无杂散动态范围分别由9.37位和59.96 dB提高到15.32位和99.55 dB。进一步的FPGA硬件验证结果表明,流水线ADC的有效位和无杂散动态范围分别为12.73位和98.62 dB,初步验证了该校准算法的可行性。     

High performance 14-bit pipelined redundant signed digit ADC

A novel architecture of a pipelined redundant-signed-digit analog to digital converter(RSD-ADC) is presented featuring a high signal to noise ratio(SNR), spurious free dynamic range(SFDR) and signal to noise plus distortion(SNDR) with efficient background correction logic. The proposed ADC architecture shows high accuracy with a high speed circuit and efficient utilization of the hardware. This paper demonstrates the functionality of the digital correction logic of 14-bit pipelined ADC at each 1.5 bit/stage. This prototype of ADC architecture accounts for capacitor mismatch, comparator offset and finite Op-Amp gain error in the MDAC(residue amplification circuit) stages. With the proposed architecture of ADC, SNDR obtained is 85.89 dB, SNR is 85.9 dB and SFDR obtained is 102.8 dB at the sample rate of 100 MHz. This novel architecture of digital correction logic is transparent to the overall system, which is demonstrated by using 14-bit pipelined ADC. After a latency of 14 clocks, digital output will be available at every clock pulse. To describe the circuit behavior of the ADC, VHDL and MATLAB programs are used. The proposed architecture is also capable of reducing the digital hardware. Silicon area is also the complexity of the design.     

Digital background calibration of pipeline ADC based on correlation

Two novel calibration techniques based on dither injection and correlation are proposed. The first calibration algorithm utilises digital windows around the residue folding points by adding more comparators. Then all the capacitor mismatches and the linear gain error of the residue amplifier (RA) are calibrated by injecting dither signal in the windows. This new scheme would not change the key analogue signal path and thus brings no dither leakage in the digital domain. The other calibration algorithm injects dither signal into the split sampling capacitors to estimate the nonlinear kick-back error, which always exists in sample-hold amplifier less (SHA-less) structure. In addition, three other dither signals are injected into the added capacitors to calibrate the linear and nonlinear errors of the RA, which relaxes gain requirement in multiplying digtital-analogue-converter . Both the algorithms and the corresponding analogue-digital-converters (ADCs) are constructed and simulated in MATLAB. According to the simulation results, the first calibration technique increases signal-noise-distortion-ratio (SNDR) and spurious-free-dynamic-range (SFDR) by 40 and 42 dB, respectively. The second calibration scheme improves SNDR and SFDR by 19 and 34 dB in a SHA-less ADC.