一种BIST测试激励的聚类移位压缩方法

提出一种针对内建自测试的测试激励聚类移位压缩方法。对难测故障的测试向量进行聚类压缩,将测试向量划分为若干类,每类内的向量相互之间最多只有一比特相异,从每类中只选取一个种子向量存储到ROM中。为了进一步提高测试向量压缩率,对聚类后的种子向量再进行移位压缩。实验结果表明,聚类移位压缩具有较高的测试数据压缩率,能减少难测向量存储单元,且能以芯片频率进行测试。     

基于二维测试数据压缩的BIST方案

为了减少测试向量的存储需求,提出一种基于扭环计数器作为测试向量产生器的横向和竖向测试数据压缩的BIST方案.先利用经典的输入精简技术对测试集进行横向压缩,再对横向压缩之后的测试集进行竖向压缩.竖向压缩时利用一种有效的基于测试集嵌入技术的种子选择算法,将确定性的测试集压缩成很小的种子集.基于ISCAS89标准电路的实验结果表明,采用文中方案所实现的测试电路与已有方案相比:存储位数平均减少了44%,测试向量的长度平均减少了79%,硬件开销平均减少了41%.     

基于三态信号的改进游程编码压缩方法

为提高集成电路测试效率,提出一种结合三态信号的改进游程编码压缩方法。先对原始测试集进行部分输入精简处理并填充测试集的无关位,再对经过预处理的测试集根据游程长度进行变长分段处理找出最优段长。按照游程长度的出现频率对最优段长下的参考位设置编码表进行编码压缩,使用三态信号编码标志位并将编码压缩后的测试集存入自动测试设备（ATE）,最终通过设计解压电路对ATE中存储的压缩数据进行无损解压。实验结果表明,在硬件开销未明显增加的情况下,该方法的测试数据平均压缩率达到74.39%,优于同类压缩方法。     

减少多种子内建自测试方法硬件开销的有效途径

提出一个基于重复播种的新颖的BIST方案，该方案使用侦测随机向量难测故障的测试向量作为种子，并利用种子产生过程中剩余的随意位进行存储压缩；通过最小化种子的测试序列以减少测试施加时间．实验表明，该方案需要外加硬件少，测试施加时间较短，故障覆盖率高，近似等于所依赖的ATPG工具的故障覆盖率．在扼要回顾常见的确定性BIST方案的基础上，着重介绍了文中的压缩存储硬件的方法、合成方法和实验结果．     

基于折叠计算的多扫描链BIST方案

为了减少测试数据的存储需求并降低测试应用时间,提出一种以折叠计算为理论的多扫描链BIST方案.首先利用输入精简技术在水平方向上压缩测试集,确定相容扫描链,在测试过程中对相容扫描链中的数据进行广播;然后利用折叠计算理论对测试集进行垂直方向上的压缩,使得同一折叠种子生成的相邻测试向量仅有1位不同,且在测试过程中测试向量并行移人多扫描链,在ISCAS标准电路上的实验结果表明,该方案的平均测试数据压缩率为95.07％,平均测试应用时间为之前方案的13.35％.     

部分向量奇偶位切分的LFSR重新播种方法

提出一种基于部分测试向量奇偶位切分的LFSR重新播种测试方法.针对确定测试集中各个测试向量包含确定位的位数有较大差异以及测试向量所含的确定位大多连续成块的特点,通过奇偶切分部分确定位较多的向量,使得编码压缩的LFSR度数得到有效降低,从而提高了测试数据压缩率.其解压缩电路仍然采用单个LFSR进行解码与切分向量的合并.与目前国际同类编码压缩方法相比,具有测试数据压缩率高、解压硬件开销低、测试数据传输协议简单等特点.     

基于部分测试向量切分的LFSR重新播种方法

提出一种测试码压缩方法,首先切分测试集中含确定位较多的难以编码的测试向量,然后与未被切分的测试向量共同组成新的测试集,并将新测试集编码成线性反馈移位寄存器(LFSR)种子,从而实现测试数据压缩.该方法提高了LFSR的编码效率,取得了稍优于混合码的压缩率.与混合码复杂的解压结构相比,在硬件开销上具有明显的优势,仅需一个LFSR和简单的控制电路,且通信协议简单.     

二维测试数据压缩的优化

为了减少内建自测试方案中的测试数据,基于输入精简技术(横向压缩)和TRC测试集嵌入技术(竖向压缩)的二维测试数据压缩的BIST方案.采用改进的输入精简算法和基于相容性判断的TRC种子选择算法,同时对横向和纵向压缩进行优化,包括在相同的相容百分数(PC)的条件下,确定位百分数(PSB)对竖向压缩的影响和在相同的PSB条件下竖向压缩算法中的PC对竖向压缩的影响两个方面.针对ISCAS89实验电路的实验结果表明,每一个PSB值都有一个最优的PC值范围[PClow_limit,PChigh_limit]使存储位数最小,并且与最优的 PClow_limit,和PChigh_limit之间满足近似的线性关系.相对现有的测试数据压缩方案,采用该优化的二维测试数据压缩方案实现的测试电路,不仅存储位数可减少20%～75%,而且可以达到ATPG工具所能达到的故障覆盖率.另外,测试控制逻辑电路简单,可重用性好.最后,由于在测试向量生成器和被测电路之间没有引入逻辑门,因此,不会对电路的性能产生影响.     

基于响应分块相容的测试数据编码压缩方案

提出一种测试数据压缩方案,利用测试向量与扫描链中响应数据的分块相容来增加被编码测试向量中的无关位,降低了线性反馈移位寄存器（LFSR）编码种子的度数,且不必增加额外的测试向量,最终达到压缩测试数据的目的．该方案的硬件解压结构仅需一个LFSR和简单的控制电路．实验结果表明,与其他压缩方法,如基于部分向量切分的LFSR重新播种方法、混合码方案和FDR码方案等相比,该方案在压缩效率和硬件开销上都有明显优势．     

一种多核共享测试数据的BIST方案

文中提出了一种新颍的SOC芯片BIST方案。该方案是利用相容技术和折叠技术,将SOC芯片中多个芯核的测试数据整体优化压缩和生成,并且能够实现多个芯核的并行测试,具有很高的压缩率,平均压缩率在94%以上;且结构简单、解压方便、硬件开销低,实验证明是一种非常好的SOC芯片的BIST方案。     

一种多核共享测试数据的BIST方案

文中提出了一种新颍的SOC芯片BIST方案。该方案是利用相容技术和折叠技术，将SOC芯片中多个芯核的测试数据整体优化压缩和生成，并且能够实现多个芯核的并行测试，具有很高的压缩率，平均压缩率在94％以上；且结构简单、解压方便、硬件开销低，实验证明是一种非常好的SOC芯片的BIST方案。     

基于三态信号的测试数据相容压缩方法

针对超大规模集成电路（VLSL）的发展过程中测试数据量增加的问题，提出了一种基于三态信号的测试数据压缩方法。首先，对测试集进行优化预处理操作，即对测试集进行部分输入精简和测试向量重排序操作，在提高测试集中无关位X的比例的同时，使各测试向量之间的相容性提高；随后，对预处理后的测试集进行三态信号编码压缩，即利用三态信号的特性将测试集划分为多个扫描切片，并对扫描切片进行相容编码压缩，考虑多种相容规则使得测试集的压缩率得到提高。实验结果表明，与同类压缩方法相比，所提的方法取得了较高的压缩率，平均测试压缩率达到76.17%，同时测试功耗和面积开销也没有明显增加。     

混合定变长码的测试数据压缩方案

文章提出了一种混合定变长码的测试数据压缩方案,该方案可以有效压缩芯片测试数据量.此压缩方案将代码字拆分为固定长度的首部和可变长度的尾部两部分.首部固定使解压过程简单,硬件开销小,尾部可变使编码灵活.同时采用了将尾部最高位隐藏的方法来进一步提高压缩率,还使用了特殊的计数器来进一步简单化解压电路.对ISCAS 89部分标准电路的实验结果显示,文中提出的方案在压缩效率和解压结构方面都明显优于同类压缩方法,如Golomb码、FDR码、VIHC码、v9C码等.     

数据块前向相容标记码的测试数据压缩方法

提出一种类似于字典索引的编码压缩方法,将与参考数据块相容的测试数据块用"1"标记来压缩测试数据,解压体系结构只需要一个有限状态机和一个与数据块等长的循环扫描移位寄存器.与在Golomb码和FDR码中所需要的与测试向量等长的循环扫描移位寄存器相比,该方法的硬件开销较小.实验结果表明,该方法可以有效地压缩测试数据,且效果优于Golomb码和FDR码.     

改进型FDR码对SoC测试数据的压缩及解压缩*

针对SoC测试中的关键问题--测试数据的压缩,提出了一种改进型的FDR码编码方法,称为IFDR码.它将测试序列看做连续的0串和1串,从而用同一种编码方法同时对0游程和1游程进行编码,突破了FDR码仅能对0游程进行编码的限制.通过分析可知IFDR码的解压电路的结构较简单,所需要的额外硬件开销很小;对ISCAS 89标准电路的实验结果表明,与FDR码以及同类型的其他编码方法相比,该编码方法能获得更高的压缩率,从而可以更好地节省测试数据的存储空间和测试应用时间.     

一种新的缩短自测试序列长度的方法

本文建立在逻辑电路内部自测试的基础上，提出了一种新的缩短伪随机测试序列长度的方法。文中首先找到了最难测故障在电路中的分布，建立了对应于最难测故障的电路模型，然后用线性反馈移位寄存器对这些电路模型的输出信号进行压缩，通过分析压缩后的特征码，得出最难测故障的测试长度。最后利用电路的原始输入概率与测试长度之间的关系，提出了一种缩短测试序列长度的算法，求出了最短的测试长度与最佳的输入概率。     

一种将测试集嵌入到Test-per-Clock位流中的方法

集成电路测试方案的关键在于测试向量产生器的设计.传统的测试方法在测试向量生成、测试应用的过程中,没有充分利用测试数据位流来构建测试向量,从而造成了测试时间和存储开销的增加.为了减少测试成本,提出了一种基于test-per-clock模式的内建自测试方法.通过对线性移位测试结构的分析,提出了一种递进式的反复测试生成方法:顺序求解输入位流,逆向精简,多次求解以获得更优值,最终将测试集以较小的代价嵌入到test-per-clock位流中.在测试应用时,只需存储求解后的最小输入流,通过控制线性移位的首位从而生成所需的测试集.实验结果表明,在达到故障覆盖率要求的前提下,能显著地减少测试应用时间和存储面积开销.     

基于内建自测试的测试向量生成方法

内建自测试(BIST)方法是目前可测性设计(DFT)中最具应用前景的一种方法。BIST能显著提高电路的可测性,而测试向量的生成是关系BIST性能好坏的重要方面。测试生成的目的在于,生成可能少的测试向量并用以获得足够高的故障覆盖率,同时使得用于测试的硬件电路面积开销尽可能低,测试时间尽可能短。本文对几种内建自测试中测试向量生成方法进行了简单的介绍和对比研究,分析各自的优缺点,并在此基础上探讨了BIST面临的主要问题和发展方向。     

基于优化编码的LFSR重播种测试压缩方案

大规模高密度集成电路测试中存在测试数据量大、测试功耗高等问题.提出了一种先通过编码优化测试集,再使用线性反馈移位寄存器(linear feedback shift register,LFSR)重播种的内建自测试方案.该方案通过自动测试模式生成工具得到被测电路的确定测试集,再压缩为种子集存储在片上ROM中.压缩测试集的过程中,首先以降低测试功耗为目标,用少量确定位编码测试集中的部分测试立方,来增强解码后测试模式相邻位之间的一致性;然后以提高压缩率同时降低LFSR级数为目标,将测试立方编码为确定位含量更少的分段相容码(CBC),最后将以CBC编码的测试立方集压缩为LFSR种子集.实验证明所提出的方案在不影响故障覆盖率的前提下大量降低了测试功耗,并且具有更高的测试数据压缩率.     

一种基于双重种子编码确定低功耗BIST方案

本文提出了一种基于双重种子编码的完全确定低功耗BIST方案,它是基于电路完全确定性测试集的特征,结合LFSR和折叠压缩双重编码方案,完成对完全确定性测试集的编码,获取最小的折叠种子集。当对折叠种子进行解压时,调整生成测试向量之间的顺序,确保相邻向量之间的高相关性,从而避免了电路在测试过程中产生过多的开关活动,因此保证了测试是在低功耗下完成的。实验数据表明,本方案的功耗约为门控时钟方案的1%左右;同时,本方案的编码效率比连续长度码好,且解压过程简单易实现。