ESD应力下深亚微米GGNMOS二次击穿物理级建模仿真

基于静电放电(ESD)应力下深亚微米栅接地N型场效应晶体管(GGNMOS)二次击穿的物理特性,将建立的热击穿温度模型、热源模型与温度相关参数模型相结合,提出了一种新的电热模型,并进行了优化。基于这些模型,可仿真出器件的二次击穿电流值It2(GGNMOS的失效阈值),进而模拟出GGNMOS全工作区域的VD-ID曲线。对两种不同的GGNMOS样品进行模拟仿真,将得到的结果与TLP(传输线脉冲)实验测试的结果相比较,证实了模型的可行性。利用该物理级模型,可快速评估GGNMOS的工艺、版图参数以及脉冲应力宽度对ESD鲁棒性的影响。     

基于GGNMOS的ESD建模与仿真技术研究

随着微电子加工工艺技术的发展,集成电路对静电越来越敏感。设计合理有效的静电放电(ESD)保护器件显得日趋重要。传统的"手动计算+流片验证"的设计方法费时耗力。该文基于栅极接地的NMOS(GGNMOS)器件,以Sentaurus为仿真平台,建立器件模型,根据ESD防护能力的需求,计算出GGNMOS的设计参数,设计出防护指标达到人体模型(HBM)4.5kV的管子。结果表明,该方法简单有效,能缩短设计周期,是防护器件设计的一种优秀方法。     

深亚微米GGNMOS器件ESD鲁棒性的优化与模拟

基于单指条栅接地N型场效应晶体管(GGNMOS)在静电放电(ESD)时的物理级建模方法,仿真分析了版图参数和工艺参数对器件ESD鲁棒性的影响。提出了一种可提高器件ESD保护性能的优化设计,即硅化扩散工艺下带有N阱的多指条GGNMOS结构。对单指条器件模型进行修正,得到的多指条模型能预估不同工艺条件下所需的N阱长度,以满足开启电压V_t1小于热击穿电压V_t2的设计规则。由仿真结果可知,对于一个0.35 μm工艺下的10指条GGNMOS,通过减小栅极长度(L)、提高衬底掺杂浓度(NBC)和漏极掺杂浓度(NE),以及从修正模型中得到合适的N阱长度,均可以增强器件的ESD鲁棒性。     

深亚微米ESD保护器件GGNMOS性能分析与设计

本文采用MEDICI作为集成电路ESD保护常用器件—栅极接地NMOS管(GGNMOS)ESD性能分析的仿真工具,综合分析了各种对GGNMOS的ESD性能有影响的因素,如衬底掺杂、栅长、接触孔距离等,为深亚微米下ESD保护器件GGNMOS的设计提供了依据。通过分析发现衬底接触孔到栅极距离对GGNMOS器件ESD性能也有一定影响,此前,对这一因素的讨论较少。最后,根据分析结果,给出了一个符合ESD性能要求的器件设计。     

GGNMOS叉指宽度与金属布线对ESD防护性能的影响

栅接地NMOS(GGNMOS)器件具有与CMOS工艺兼容的制造优势,广泛用于静电放电(ESD)保护。鉴于目前GGNMOS的叉指宽度、叉指数及金属布线方式等外部因素对ESD鲁棒性的影响研究较少,设计了不同的实验对此开展对比分析。首先,基于0.5μm Bipolar-CMOS-DMOS(BCD)工艺设计并制备了一系列GGNMOS待测器件;其次,通过传输线脉冲测试,分析了叉指宽度与叉指数对GGNMOS器件ESD失效电流(It2)的影响,结果表明,在固定总宽度下适当减小叉指宽度有利于提高It2;最后,比较了平行式与交错式两种金属布线方案对It2的影响,结果表明,平行式金属布线下GGNMOS器件的ESD鲁棒性更好。     

0．13μm GGNMOS管的ESD特性研究

当ESD事件发生时,栅极接地NMOS晶体管是很容易被静电所击穿的。NMOS器件的ESD保护机理主要是利用该晶体管的骤回特性。文章对NMOS管的骤回特性进行了详细研究,利用特殊设计的GGNMOS管实现ESD保护器件。文章基于0．13μm硅化物CMOS工艺,设计并制作了各种具有不同版图参数和不同版图布局的栅极接地NMOS晶体管,通过TLP测试获得了实验结果,并对结果进行了。分析比较,详细讨论了栅极接地NMOS晶体管器件的版图参数和版图布局对其骤回特性的影响。通过这些试验结果,设计者可以预先估计GGNMOS在大ESD电流情况下的行为特性。     

65nm CMOS工艺下新型静电防护衬底改造GGNMOS

为实现纳米集成电路上(On-Chip)的静电(ESD)防护,有效保护脆弱的栅氧,基于65 nm CMOS工艺,提出使用增大衬底电阻技术以及电源轨控制辅助PMOS提供额外触发电流技术的新型衬底改造GGNMOS.测试结果表明,与传统GGNMOS结构相比,新型结构具有低触发电压(3V)以及更高的失效电流(增加23.5％)等优点.     

IC静电放电的测试

本文主要论述了静电放电(ESD)人体放电模式的测试过程,包括测试标准、IC管脚的测试组合、IC失效判别以及静电放电敏感度等级分类等。     

基于MEDICI仿真的ESD保护器件设计方法

文章讨论了用MEDICI作基于仿真的ESD保护电路设计方法．并以GGNMOS为例．给出了MEDICI仿真结果与实验数据的对照。结果表明此方法是一种有效仿真ESD保护电路在高温高电压大电流下特性的方法．可使ESD保护器件的设计周期缩短，成功率因此大大增加。     

非接触智能卡芯片ESD失效分析

非接触智能卡芯片在生产加工过程中不可避免地会产生由于静电放电(ESD)原因导致的失效.收集失效样品并进行分析,并最终确定失效模式,以及对失效点进行定位,这些都对芯片片上ESD保护电路的改进,以及生产加工环境静电防护措施的改进提供科学依据,并最终有益于提高芯片产品质量,以及提升整个生产过程中的成品率.本文对非接触智能卡的ESD失效模式、失效分析手段和失效分析流程进行了分析,并给出了一个具体的分析实例和结果.     

数控系统的静电防护设汁

静电放电(ESD)是数控系统损坏失效的主要因素。论述了ESD的产生原因以及危害与影响,探讨了ESD防护措施以及静电放电抗扰度试验。     

ESD对微波组件的危害及其防护

在微波组件的生产过程中,静电放电(ESD)是导致产品失效的主要原因之一。介绍了ESD损伤的失效类型,分析了ESD对微波组件造成的危害特点,阐述了在微波组件设计和生产中静电防护的重要性,以及所采取的ESD防护管理方法和ESD防护的具体技术措施。     

AS169微波开关电路的失效原因分析

本文介绍了AS169型微波开关电路进行的失效分析,采用了直流测试,射频测试,样品解剖,芯片观察,电路分析以及实验验证等一系列技术手段,成功地确定了样品的失效原因是:在装配和测试阶段因静电放电(ESD)而导致电路损伤和失效.     

一种多电源域专用数字电路的静电失效分析及提升研究

在静电放电(ESD)能力考核时,一种多电源域专用数字电路在人体模型(HBM)1 700 V时失效。通过HBM测试、激光束电阻异常侦测(OBIRCH)失效分析方法,定位出静电试验后失效位置。根据失效分析结果并结合理论分析,失效是静电二极管的反向静电能力弱所致。利用晶体管替换静电二极管,并对OUT2端口的内部进行静电版图优化设计。改版后,该电路的ESD防护能力达2 500 V以上。该项研究结果对于多电源域专用数字电路的ESD失效分析及能力提升具有参考价值。     

静电放电人体模型测试标准EIA/JEDEC中的问题研究

通过具体的实例说明目前的静电放电（Electrostatic Discharge,ESD）人体模型测试标准EIA／JEDEC尚存在一些需要完善的问题。目前的标准EIA／JEDEC中缺少对起始测试电压的规定,导致有些测试直接从千伏（kV）量级的高压开始进行,造成一些设计不良的ESD防护器件在低压发生失效的状况可能被漏检的后果。本文研究对象为一个漏端带N阱镇流电阻（Nwell-ballast）的GGNMOS（Gate-Grounded NMOS）型ESD防护结构。用Zapmaster对它做人体模型（Human Body Model,HBM）测试,发现从1Kv起测时,能够通过8Kv的高压测试;而从50V起测时,却无法通过350V。TLP测试分析的结果显示此现象确实存在。本文详细剖析了该现象产生的机理,并采用OBIRCH失效分析技术对其进行了佐证。因该问题具有潜在的普遍性,因此提出了对目前业界广泛采用的EIA／JEDEC测试标准进行补充完善的建议。     

MOS器件的ESD失效

静电放电(ESD)对半导体器件,尤其是金属氧化物半导体(MOS)器件的影响日趋凸显,而相关的研究也是备受关注.综述了静电放电机理和3种常用的放电模型,遭受ESD应力后的MOS器件失效机理,MOS器件的两种失效模式;总结了ESD潜在性失效灵敏表征参量及检测方法;并提出了相应的静电防护措施.     

静电放电作用下微波双极型晶体管的失效机理研究

通过理论建模和试验测试的方法研究了多指结构微波双极型晶体管在静电放电作用下的热稳定性和电稳定性。选择2SC3356作为受试器件,对100个测试样本进行人体模型静电放电注入实验,并从器件内部电场强度、电流密度和温度分布变化出发,用二维器件级仿真软件辅助分析了在静电放电应力下其内在损伤过程与机理。由于指间热耦合的存在,雪崩电流在各指上分布不均,局部的电流拥挤和过热效应会导致晶格损伤。试验结果表明,由于特殊的物理结构,受试器件对静电放电最敏感的端对并不是EB结,而是CB结,当静电放电电压增大到1.3KV时,CB结首先损坏。失效分析进一步表明静电放电引起的失效机理通常是介质层的击穿和局部铝硅共晶体的过热融化。静电放电注入实验的过程中存在积累效应,多次低强度的注入测试会导致潜在性失效并使器件性能大幅下降。     

基于失效特征的静电损伤分析研究

静电放电损伤失效分析是电子制造企业分析产品质量问题和提高产品质量可靠性的难点和关键技术之一。总结梳理生产制造过程中常见的静电源和释放通路,研究元器件静电放电损伤的敏感结构,研究静电放电损伤的失效机理及其典型形貌特征,探讨静电损伤(ESD)、过电损伤(EOS)和缺陷诱发失效的鉴别方法。最后将这些方法应用在具体的失效案例中,为企业开展静电放电失效分析工作提供一种有效的鉴别分析方法。     

系统级测试下静电防护器件的失效机理分析

为满足系统级电磁兼容测试标准IEC61000-4-2,许多航空电子设备中都有静电放电(ESD)防护器件,其功能的失效直接影响到被保护电路和整机的安全性.在分析该类器件的失效机理时考虑到典型性,选择双极性ESD防护器件0603ESDA-TR作为受试对象,研究了系统级ESD注入对器件性能的影响,并对器件内部温度分布进行了仿真分析.研究表明ESD脉冲注入时雪崩电流在整个pn结面分布不均匀,仅集中在边缘几个点上,局部过热点的温度甚至达到硅熔融温度,将破坏原有的晶格结构,导致器件二次击穿而发生硬损伤.当ESD电压达到25 kV后,器件的性能参数开始退化,但反向漏电流几乎不变;连续100次脉冲后器件完全失效.分析后得出的结论是:ESD防护器件遭受系统级静电放电冲击时具有累积效应,其失效是由性能退化引起的,并且传统的漏电流检测无法探测到ESD引起的损伤.     

ESD测试成为EMC测试的标杆

ESD(静电放电)强调具有几千伏脉冲、产生几安培电流的电子设备。如果电流不是很大,ESD的上升时间将少于300ps,这就意味着其所产生的频率高于3.3GHz。所以,如果设备能够通过ESD测试,那么,该设备也就能通过其他电磁兼容性(EMC)测试—电快速瞬时(EFT)抗扰度和RF辐射抗扰度。这是因为在这些测试中频率都达不到ESD放电那么高。同时,能够减弱ESD影响的一些技术也能减弱EFT和RF辐射的信号。实际上,一些