一种数字无线收发系统设计

介绍了无线收发系统的设计过程,该系统以FPGA作为数字中频处理部分,发射机采用FM调制对信号进行处理,接收机采用数字下变频与欠采样技术,将中频信号降采样后解调,得到原信号。系统采用分模块式设计,对电路各个模块的功能和实现加以说明,设计思路灵活,结构清晰。电路在Protel99中设计完成,并用VerilogHDL语言对数字中频进行编程和程序仿真。系统已经做成实体,可以实现信号的无线发射与接收,达到设计提出的要求。     

基于DSP+FPGA的仪表着陆机载接收机检测仪

基于DSP+FPGA结构开发一种仪表着陆机载接收机检测仪,用于解决传统检测设备存在的携带不便、效率低、成本高的问题。以DSP+FPGA结构为核心配合外围信号合成、接口转换、模拟信号采样和人机交互等电路组成了仪表着陆机载接收机检测仪的电路系统。解决了仪表着陆地面台站信号模拟、基于FPGA的ARINC429协议转换和基于DSP的检测策略设计与数据分析等问题。结果表明,该检测仪能够实现对仪表着陆机载接收机的检测,使用灵活方便。     

数字声波测井的数据采集与处理电路设计

针对多通道数字声波数据采集时序控制复杂的特点,设计了一种基于DSP和FPGA的声波数据采集与处理电路。该设计采用每个通道设计由独立的ADC转换模块进行处理,同时使用单片DSP和单片FPGA进行数据汇总和协调处理,设计中在FPGA内部构造2个双端口RAM作为模数转换器和DSP之间的数据缓存器,电路协调一致地完成4路信号的...     

基于FPGA+DSP的数字中频收发机的设计

基于数字下/上变频的原理,以FPGA+DSP为核心提出了一种高性能数字中频收发机的实现方案。首先阐述了直接数字下变频和数字上变频的实现原理,提出了延时校正滤波器的设计方法和滤波系数。之后探讨了模数转换器采样电路、数字下/上变频的FPGA设计逻辑、DSP数据读写和处理流程、数模转换器转换及滤波电路的实现方法。最后对实际系统进行了回环测试,测试结果表明该系统具有良好的实时性。     

正弦调频连续波雷达数字中频信号处理机的设计

采用ADC＋FPGA＋DSP模式设计了一种正弦调频连续渡雷达数字中频信号处理机。该处理机利用了数字接收机和恒虚警检测（CFAR）原理实现了目标多普勒信号提取、检测和存储,具有体积小、功耗低、可靠性高等特点,且具有一定的灵活性和可扩展性。介绍了处理机各组成部分的功能及参数选择,并分析了处理机所用的恒虚警检测算法。测试结果表明,该处理机克服了采用模拟接收电路的固有缺点,提高了通道一致性和测量精度。     

基于时间交替采样技术的高速高精度ADC系统

介绍了一种基于时间交替采样结构的高速ADC系统,整个系统采用全数字方式实现时间交替采样技术,结构灵活多变。使用2片ADC芯片及外围电路、FPGA作为逻辑控制和数据接收缓存,来搭建时间交替ADC系统的硬件电路。其最高采样率可达400MSPS,采样精度为12位。通过分析时间交替ADC系统的原理及其通道误差特性,利用Matlab软件分析通道失配误差来源,对采集到的数据进行误差估计和校正     

高精度超声流量检测系统设计

以多普勒方法为基础,设计了一种基于单片机(C8051F020)、FPGA(39VF400A)、高速DSP(TMS320VC5416)三者相结合的超声流量检测系统.硬件设计中引入直接数字频率合成(DDS)技术提供超声发射信号和接收电路中混频参考信号,提高了发射信号精度,降低了信号中频解调后的采样频率.软件设计中引入复调制...     

基于FPGA的数字中频信号处理平台的设计与实现

随着通信系统对信号处理的要求不断提高,传统芯片难以满足高速处理的要求。 FPGA 以并行处理能力强、集成度高、可系统重构等特点得到了广泛应用。本文设计了以高性能 FPGA 为核心,具有嵌入式 ARM 的 SOC 功能,结合 CPLD、DSP、ADC 等技术,组合 SDRAM、 FLSAH 存储器等外围电路构建一款中频数字信号处理和数据处理平台。经工程实践验证,系统设计可靠、运行稳定。     

基于DSP与FPGA的四轴运动控制器设计与研究

针对数控系统的工作特点和要求,通过对DSPTMS320F2812、FPGAEP2C8F256C6及以太网控制器RTL8019AS的深入研究,设计了一种基于DSP与FPGA的运动控制器。该控制器以DSP和FPGA为核心器件,针对运动控制中的实时控制、高精度等具体问题,规划了DSP的功能扩展,并在FPGA上扩展了功能相互独立的四轴运动控制电路。该电路实现了四路控制信号输出,四路编码信号的接收和处理,以及原点信号,正负限位信号等数字量的接收和处理。具有结构简单、开放性、模块化等特点,能够较好的满足运动控制器的实时性和精确性。     

垂直电压增益自动比例控制电路设计

等效采样技术使用取样器每隔20μs对DC-30 GHz高频信号进行一次同步取样,取样后的信号经前级放大电路、加法器和滤波电路的处理后输出频率为50 kHz的中频信号,由ADC进行同步采集。为准确还原被测高频信号,该文设计了一种基于FPGA的双通道垂直电压增益控制电路对取样信号进行程控放大,由FPGA控制AD603实现对中频信号的0.5、1、2、5、10、20、50倍放大倍数的调节,并根据被测信号的幅值自动切换合适档位,使得上位机重构波形的结果更加精确。     

基于FPGA＋DSP的高速中频采样信号处理平台的实现

高速中频采样信号处理平台在实际应用中有很大的前景,提出采用FPGA＋DSP的处理结构,结合高性能A／D和D／A处理芯片,设计了一个通用处理平台,并对其主要性能进行了测试。实验与实际应用表明,该系统具有很强的数据处理能力和很好的稳定性。     

基于FPGA的中频AGC电路设计

传统数字自动增益控制（AGC）电路采用模数转换器（ADC）采集信号后进行信号处理得到幅值信息实现自动增益控制,此过程对采样速率和算法要求较高。为降低对ADC采样速率和后级信号处理算法要求,设计了一种采用高速比较器与数字器件（DAC＋FPGA/CPLD）实现的峰值检测电路,并将其应用在中频数字自动增益控制电路中,电路可以在1 MHz至60 MHz对信号进行自动增益控制,可以将峰峰值稳定在2±0.2 V范围。     

基于FPGA的振动信号采集处理系统设计

在振动信号采集和处理系统设计中,信号的处理时间与可靠性决定着系统应用的可行性。本文设计了一种基于FPGA的振动信号采集处理系统,该系统通过振动信号采集电路、抗混叠滤波电路、AD采样电路将电荷信号转化为数字信号送入FPGA,在FPGA处理设计中利用数据流控制方法并行实现了信号的采样和处理,并在数据存储和访问过程中采用时钟时标方法判断信号采样过程中的数据丢失情况,有效提高了振动信号处理的实时性及可靠性。本设计在真实环境中进行了验证,系统运行稳定可靠,满足各项技术应用要求。     

A Novel Receiver Architecture for DBF Antenna Array

The developments of the high speed analog to digital converters （ADC） and advanced digital signal processors （DSP） make the smart antenna with digital beamforming （DBF） a reality. In conventional M-elements array antenna system, each element has its own receiving channel and ADCs. In this paper, a novel smart antenna receiver with digital beamforming is proposed. The essential idea is to realize the digital beamforming receiver based on bandpass sampling of multiple distinct intermediate frequency （IF） signals. The proposed system reduces receiver hardware from M IF channels and 2M ADCs to one IF channel and one ADC using a heterodyne radio frequency （RF） circuitry and a multiple bandpass sampling digital receiver. In this scheme, the sampling rate of the ADC is much higher than the summation of the M times of the signal bandwidth. The local oscillator produces different local frequency for each RF channel The receiver architecture is presented in detail, and the simulation of bandpass sampling of multiple signals and digital down conversion to baseband is given. The principle analysis and simulation results indicate the effectiveness of the new proposed receiver.     

基于FPGA的高速数据采集系统的设计与实现

高速数据采集系统主要由AD、FPGA和DSP组成。该系统的采样精度为12 bit,采样率为100 MSPS。首先介绍了系统中AD部分的两种前端调理电路的设计与实现,并作了对比,然后介绍了AD的时钟电路,说明了基于Verilog的FPGA程序设计过程。通过调试优化后可以在DSP中稳定、纹波较小地读到AD量化后的数据。     

IR-UWB数字相干接收机的硬件电路设计

在超宽带信号的接收中,相干接收比非相干接收拥有更高的分辨率,能充分发挥超宽带信号定位精度高等优点.相干接收机对UWB信号进行高速采样后再处理,采样的速度和精度是限制UWB相干接收机测距精度的主要因素.本文设计并实现了IR-UWB的数字相干接收机,接收机采用高速采样芯片ADC08D1000对脉冲超宽带（IR-UWB）信号进行双通道交织采样,然后使用FPGA对采样数据进行降速处理.测试结果证明,本文设计的接收机能准确捕获到脉宽为1 ns的UWB信号.     

一种频率自适应欠采样电路的设计及FPGA实现

针对数字式锁相环前端A/D单元中,采样时钟在锁相环锁定前存在动态变化的问题,利用16位ADC器件AD7626的特点设计了一种基于FPGA的频率自适应欠采样电路,提出了频率自适应的时序控制策略,解决了FPGA时序控制驱动程序对输入采样信号频率变化的自适应问题。动态欠采样频率下对时基信号进行采样的实验测试结果表明,采集信号频率与理论一致,设计采样电路具有频率自适应特性。     

基才DSP＋FPGA的磁铁电源控制器的设计

介绍了一种基于DSP和FPGA的磁铁电源控制器的设计方案,阐述了该控制器硬件系统的组成,包括信号调理电路、中间数据处理部分、后端的驱动电路。同时给出了DSP和FFBA之间通过SPI接口通信的具体流程和输出PWM波形死区部分的控制流程。设计的磁铁电源控制器有很好的控制和运算能力,同时具有很好的灵活性和可靠性。