基于DM642DSP的MPEG-4视频解码算法优化设计

讨论并实现了基于DSP的MPEG-4视频实时解码算法。首先系统级优化算法,修改适于DSP的数据结构以减小算法对存储器的要求,然后有效分配片上核心内存,针对DSP自身的特点,对EDMA、缓存Cache、线性汇编优化和软件流水及CCS优化工具等方面做专门优化。实验结果证明,该优化算法可实现多路视频图像的实时解码,在码流300 kb/s、CIF分辨率I、BP模式条件下,MPEG-4解码算法速度可达190-200 f/s。     

基于通用ARM核的MPEG-4快速解码器

基于ARM通用架构,优化了MPEG-4解码器关键算法.采用了BinIDCT、优化的VLD和YUV-RGB转换等算法,大幅度提高了解码速度.实验结果表明,该解码器能满足实时解码的需求.     

基才ARM平台的MP3软解码算法研究与实现

为了减少功耗与降低成本,根据ARM芯片对C语言良好支持的特点,在深度剖析MP3解码算法、分析C语言在ARM芯片上编程的优化方法的基础上,通过软件形式实现MP3音频解码器,使一些无硬件解码器支持的ARM嵌入式系统完成MP3解码任务,从而实现基于ARM的嵌入式系统的MP3软解码器,可以有效地降低系统功耗,提高解码效率,更好地扩展和增强便携嵌入式系统多媒体功能。     

MPEG-4嵌入式视频解码系统的研究与实现

提出MPEG-4嵌入式视频解码系统的实现方案,分析MPEG-4嵌入式视频解码系统的结构。以SmartARM不起2200开发板为目标硬件平台,在μClinux操作系统基础上,实现了MPEG-4视频解码系统的在嵌入式平台上的移植,并对解码系统从算法和结构上进行优化。最后对系统进行测试,并给出了系统的实现效果。实验结果表明本设计实现了视频解码的要求并能取得较好的视觉效果。     

基于嵌入式和DSP的MPEG-4视频解码器的设计

本文介绍了一种基于嵌入式的MPEG-4视频解码器,系统基于ADI BF533的软解码的方式实现将输入的MPEG-4码流转换成PAL/NTSC制式的电视信号输出,并针对BF533做了代码上的优化。     

基于ARM926EJ-S处理器的MPEG-4视频解码研究及实现

详细分析了MPEG-4视频解码算法,设计出基于ARM926EJ-S处理器的MPEG-4软件解码方案.通过对模块算法进行优化,提高了嵌入武终端MPEC-4解码器的性能.     

基于ARM的MPEG4 IDCT研究

由于视频解码的运算复杂度很高,因此很多研究将微处理器上视频解码的IDCT,YUV/RGB转换等高运算部分硬件化实现,从而提高了成本,也提高了升级改进的难度.主要研究了MPEG4解码核心的IDCT部分的实现,选取了达到理论计算量下限的Loeffler算法的改进算法,在程序上进行了预判零技术和基于平台的优化.经过实际测试,在180MHz的ARM926EJS CPU上完成了QVGA格式MPEG4的30fps速度实时播放.     

基于多任务嵌入式应用的MP3实时解码系统设计

给出一种基于多任务嵌入式应用的MP3实时解码系统设计方法及实现过程.该系统针对以ARM926EJ-S处理器为核心的SoC硬件平台,通过对MP3解码过程中的关键耗时模块进行算法优化,提高解码效率,达到实时播放的要求.实验结果证明,该系统可在处理器主频仅为36 MH2的条件下流畅播放MP3音乐(码率为192 kb/s).该设计特点为根据子带合成滤波中乘法运算的数据特征,巧妙地对操作数进行预移位操作,从而在保证一定数据精度的基础上缩短乘法运算的指令周期,实现解码效率的大幅度提升.提出一种利于高效任务调度的实时播放方案,对于高实时性、低功耗多任务嵌入式系统设计具有很好的参考意义.     

基于BF533的MPEG-4解码系统实现

介绍了一种嵌入式MPEG-4视频流解码系统,以ADI公司的BF533 DSP为硬件,嵌入式uClinux为操作系统,采用软解码的方式实现对以太网和USB接口设备输入的MPEG-4码流转换成PAL/NTSC制式的电视信号输出.     

嵌入式Linux下基于ARM9的媒体播放的设计

针对在嵌入式系统中实现播放MP3音乐和MPEG视频等多媒体文件,提出了基于ARM9的嵌入式Linux下媒体播放系统设计方案,Linux下有许多媒体播放器,系统移植了2种不同的工具:madplay和mplayer,其中,Madplay是一个根据MAD算法写的MP3播放器,解码效果相当出色,而且支持命令行,特别适合于在嵌入式系统使用.该多媒体播放系统的实现过程和核心的代码与同类应用有很好的通用性,只需要较小的修改就能移植到不同的操作系统和平台上,可广泛使用在各种多媒体播放器中.     

基于ARM NEON的H.265解码器优化

基于ARM Cortex A9处理器平台,对NEON处理器的指令和编程优化方法等技术进行了分析,并以此为平台进行了H.265软件解码器的优化实现。在瑞芯微电子的RK3188 SDK开发板上进行了充分测试,实验结果表明NEON处理器可以较好地提高H.265软件解码器的执行效率。     

基于H．264解码器的软件优化

为提高应用于移动终端的视频解码器的解码速度,根据DSP—BF533的特点,给出一个新型的优化方案,把解码执行程序分成数据解码和准备、高级解码、DMA3个软件模块．按照一定的规则并行执行以上3个模块,显著提高图像解码速度。     

基于ARM的G723.1解码的移植和优化

介绍了G723．1解码算法在一种基于ARM720T核嵌入式微处理器上移植的硬件结构和软件实现，并分析了一种增采样的方法。     

Real-time video decoding scheme for HDTV set-top boxes

We present a scheme for real-time digital HDTV video decoding suitable for DVB or ATSC set-top boxes. Our technique is based on a dual decoding datapath controlled in two fixed-scheduling combinations with an efficient memory interface scheme for anchor pictures. Unlike other decoding approaches such as the slice bar decoding method and the crossing-divided method, our scheme reduces memory access contention problem to achieve real-time HDTV decoding without a high cost in overall decoder buffers, architecture, and bus. Our simulation shows that with a relatively low rate 81 MHz clock, our decoder can decode MPEG-2 MP@HL HDTV in real-time, based on a video format of 1920 /spl times/ 1080 pixels/frame at 30 frames/s, at a bit rate of 18-22 Mbps.     

H.264解码器的系统设计及CAVLC的硬件实现

设计了一种软硬件协同处理的H.264解码器系统方案,基于该方案给出CAVLC解码模块的硬件实现结构,采用有限状态机实现解码的流程控制,并对其查表部分进行优化.验证结果表明,在尽量降低硬件资源损耗的基础上,该方案能满足H.264基本框架4CIF格式图片30 f/s(帧/秒)实时解码的要求.     

基于MIPS平台的 MPEG-4 AACplus v2解码器的实现

介绍了MPEG-4 AACplus v2解码器的基本原理和MIPS平台HTK HSB1101的原理与应用,给出了MPEG-4 AACplus v2解码器在MIPS平台HTK HSB1101上的实现方案。在保证解码质量和实时解码要求的情况下,结合HTKHSB1101平台的特性,对解码器在软件代码和处理器方面进行了优化。实验结果表明,与标准算法相比,该解码器在确保音频解码质量的同时,提高了解码速度,满足了解码实时性要求,也为视频解码和其他应用提供了足够的处理空间。     

基于以太网的嵌入式实时MPEG-2传输系统

介绍了一种实时MPEG-2以太网传输系统的设计方案,它由硬件MPEG-2编/解码器VW2010和基于ARM处理器的嵌入式系统卡构成,前者用于视音频的实时压缩编码和解码,后者将MPEG-2数据流进行IP封装和解封装;还分析了IP网络传输对接收端MPEG-2解码视音频的影响.     

Power and Speed-Efficient Code Transformation of Video Compression Algorithms for RISC Processors

Upcoming multi-media compression applications will require high memory bandwidth. In this paper, we estimate that a software reference implementation of an MPEG-4 video decoder typically requires 200 Mtransfers/s to memory to decode 1 CIF (352×288) Video Object Plane (VOP) at 30 frames/s. This imposes a high penalty in terms of power but also performance.However, we also show that we can heavily improve on the memory transfers, without sacrificing speed (even gaining about 10% on cache misses and cycles for a DEC Alpha), by aggressive code transformations. For this purpose, we have manually applied an extended version of our data transfer and storage exploration (DTSE) methodology, which was originally developed for custom hardware implementations.