一种应用分段式电容阵列的20 MS/s 10-bit SAR ADC

设计了一个10位分辨率，20 MS/s采样率的逐次逼近型模拟数字转换器(SAR ADC)。该电路通过采用分段式电容阵列设计，缩短了量化过程中高位电容翻转后所需要的稳定时间，从而提高了量化速度。此外，还提出了一种新颖、高效的比较器校准方法，以较低的成本实现了比较器失调电压的抑制。该ADC芯片基于180 nm CMOS工艺设计制造，核心面积为0.213 5 mm²。实际测试结果表明，在1.8 V电源电压、20 MS/s采样频率下，该ADC的信号噪声失真比(SNDR)达到了58.24 dB。     

CMOS有源像素传感器列级低功耗自清零ADC的设计

设计了一个可以集成在CMOS有源像素传感器列信号处理电路中的5位逐次逼近型模数转换器.在系统的内部实现了相关双次采样电路,有效地抑制了固定噪声.前端采样器与ADC并行工作,避免了并行延时,显著地提高了信号转换速度,采样率达到了4 MS/s.连续采集数据时可以根据输入信号的大小自动决定工作与否,大大地降低了系统功耗.工作时模拟部分的功耗小于300 μW.采用0.35μm CMOS工艺设计,系统的整体大小仅为25μm×1 mm.     

快速、16位、5MS/s双通道SAR ADC

<正>2014年2月24日,凌力尔特公司(Linear Technology Corporation)推出16位、5 MS/s同时采样双通道逐次逼近型寄存器(SAR)ADC LTC2323-16,该器件具有灵活的差分输入。LTC2323-16支持一个宽输入共模范围,并通过放宽信号调理要求简化了系统级设计,可利用多种高达奈奎斯特(Nyquist)频率的模拟信号来驱动ADC。LTC2323-16是一个16位、14位和12位SAR ADC系列的首款器件,具备5 MS/s和2 MS/s采样率,同时实现了16位81 dB     

一种应用于SoC的高速数模转换器的设计

数模转换器(DAC)是片上集成系统(SoC)中的重要模块.本文提出了一种应用于SoC的高速高精度DAC设计.该设计使用电流驱动型结构,在SMIC 0.18μm CMOS工艺下实现,其分辨率为10位.最高采样率可达到300MS/s.在采样率为200MS/s,输入信号为20.8MHz时,DAC的无杂散动态范围(SFDR)可达到66.27dB.此时DAC总功耗仅为22.7mW.     

一种新型的12位SAR ADC设计

设计了一种12位精度,200 kS/s采样率的逐次逼近型模数转换器(SAR ADC)。针对传统的电容开关切换算法的大电容面积和高功耗,采用一种新型的电容开关切换算法,提高了转换精度,降低了功耗。此外,比较器电路采用一种全差分动态比较器和静态预放大比较器分时工作的方法,进一步降低了功耗。基于TSMC 0.18μm CMOS工艺,对电路进行了设计和仿真。仿真结果表明,在采样率为200 kS/s时,信号噪声失真比(SNDR)为70.94 dB,有效位数(ENOB)为11.49位,功耗为22μW,优值系数(FOM)为38.2 fJ/(Conversion·step)。     

一种10bit 200MS/s分段式电流舵DAC设计

基于TSMC 0.18μm CMOS工艺,设计一种10 bit采样率为200 MS/s的DAC(数模转换器)。为了提高DAC的整体性能,电路主体采用了分段式电流舵结构,高6位为温度计码,低4位为二进制码。电流源开关单元采用了cascode结构(共源共栅)和差分输出结构。另外,采用了一种低交叉点开关驱动电路来提高DAC的动态性能。电路仿真结果显示,在1.8 V电源供电下,DAC的微分非线性误差(DNL)和积分非线性误差(INL)的最大值为0.05 LSB和0.2 LSB。在输出信号频率为0.976 MHz时,DAC的无杂动态范围(SFDR)为81.53 dB。     

基于锁相环的高速示波器等效采样系统设计

采用小数分频锁相环芯片ADF4351作为采样时钟发生器,利用FPGA进行等精度测频,运用差频法顺序等效采样原理,设计了最高等效采样率为160 GS/s的高速示波器等效采样系统。同时通过时钟分配器和数字延迟线产生交替采样时钟,利用4片最高采样率为250 MS/s的8 bit ADC进行时间交替采样,使系统的最高实时采样率达到1 GS/s。由于采用低抖动的时钟源,系统在DC到500 MHz的设计带宽内保持了良好的噪声性能,信噪比优于基于DDS技术的等效采样系统。     

一种12位500MS/s分段型电流舵DAC的设计

基于TSMC 0.18μm CMOS工艺,采用分段型电流舵结构,设计了一种基于3.3 V模拟电源电压、1.8 V数字电源电压的12位500 MS/s的D/A转换器。仿真结果显示,在采样率为500 MS/s、输入信号分别为70 MHz和240 MHz时,D/A转化器的SFDR分别为89.9 dBc和77.6 dBc。     

用于高速CMOS图像传感器的电容复用型循环ADC

设计了一种用于高速CMOS图像传感器的列并行标志冗余位(RSD)循环式模/数转换器(ADC)。该ADC在每次循环中采样和量化输入信号同步进行,速度比传统的循环式ADC提高了1倍。利用电容复用技术,对于像素输出信号的相关双采样(CDS)操作和精确乘2运算,将仅使用1个运放和4组电容来实现,减小了芯片面积。通过0.18μm标准CMOS工艺完成了ADC电路设计和仿真。SPICE仿真结果表明,在4 MS/s的采样速度和1.8 V电源电压下,ADC的SNDR达到55.61 dB,有效位数为8.94 bit,功耗为1.34 mW,满足10 bit精度高速CMOS图像传感器系统的应用要求。     

基于PXIE的信号完整性测试系统设计

为了满足运载火箭遥测系统中信号完整性测试的需求,研制了一套基于PXIE的高速数据采集系统;该系统采用多机箱级联设计,最大采样通道数为48,单通道最高采样率达250 MS/s,数据实时存储速度高达750 MB/s;系统软件平台采用Labview开发,具有良好的人机交互性;通过试验验证,测试系统工作稳定,能较好的满足测试需求,同时该系统的设计方法为同类高速数据流盘的设计提供了一种思路。     

Ka-band ultra low voltage miniature sub-harmonic resistive mixer with a new broadside coupled Marchand balun in 0.18-μm CMOS technology

A Ka-band sub-harmonically pumped resistive mixer(SHPRM) was designed and fabricated using the standard 0.18-μm complementary metal-oxide-semiconductor(CMOS) technology.An area-effective asymmetric broadside coupled spiral Marchand balance-to-unbalance(balun) with magnitude and phase imbalance compensation is used in the mixer to transform local oscillation(LO) signal from single to differential mode.The results showed that the SHPRM achieves the conversion gain of-15--12.5 dB at fixed fIF=0.5 GHz with 8 dBm LO input power for the radio frequency(RF) bandwidth of 28-35 GHz.The in-band LO-intermediate freqency(IF),RF-IF,and LO-RF isolations are better than 31,34,and 36 dB,respectively.Besides,the 2LO-IF and 2LO-RF isolations are better than 60 and 45 dB,respectively.The measured input referred P1dB and 3rd-order inter-modulation intercept point(IIP3) are 0.5 and 10.5 dBm,respectively.The measurement is performed under a gate bias voltage as low as 0.1 V and the whole chip only occupies an area of 0.33 mm2 including pads.     

一种稳健的格基规约非线性预编码算法

为解决THP预编码在信道矩阵不理想情况下误码率较高的问题,提出了一种在MMSE准则下改进的格基规约THP预编码算法。该算法在原有格基规约THP算法基础上进一步改造用户信道矩阵,使其尽可能满秩,从而增加系统鲁棒性。仿真结果表明,该算法相对原有算法在10d B信噪比之后误码率性能得到提升,性能提升了约3d B。     

改进型Cordic高精度DDS硬件实现

针对传统Cordic算法中迭代方向由剩余角度计算结果决定的缺陷,采用一种旋转方向预判断和校模因子改进的方法,在实现并行处理时由输入角二进制各位位值对迭代方向进行预测,可合并部分硬件电路,节省资源,提高算法运行速度和计算精度。实验结果表明,改进后的直接数字频率合成输出信号频谱杂散小且无杂散动态范围提高了20 dB,硬件资源比传统算法节约28％,计算误差达到10-5,该算法在速度、精度和资源低消耗上具有优势。     

基于SoPC的前端RapidIO接口设计

针对现代高性能嵌入式系统高速RapidIO信号接入的应用需求,提出一种基于可编程片上系统(SoPC)的前端RapidIO接口设计方案,以VirtexII Pro现场可编程门阵列芯片为核心,利用RapidIO IP核等库资源及硬件编程实现RapidIO接口、低压差分信号图像接口、RS422控制接口间的信息转发逻辑。该方案能够提高信息采集和输出的时效性。     

基于蚁群优化神经网络的AUV舵的故障诊断

针对流线型AUV舵故障,提出了基于Elman神经网络的故障诊断方法。基于蚁群算法优化改进型Elman神经网络,建立了AUV角速度运动模型,通过蚁群算法和梯度下降法对改进型Elman神经网络训练的对比分析,验证了蚁群算法优化的改进型Elman神经网络具有训练速度快,不易陷入最优解等特点。提出了基于角速度残差检测舵故障,再通过定角度航行和定速直航的主动诊断方式,判定舵故障类型的故障诊断方法,探讨了基于角速度残差和角度残差的变化趋势来诊断舵卡死和舵变形故障的故障决策方法。对流线型AUV的舵变形及舵卡死故障进行了水池模拟实验,实验结果验证了所提方法的有效性。     

一种图像动态范围压缩算法及其FPGA实现

灰度动态范围压缩是一种基本的图像增强处理方法,广泛应用于图像识别,视频监控等领域中。结合这一应用,提出了一种基于非线性变换的动态范围压缩算法,并且以FPGA为基础,针对一幅图像的处理进行硬件实现,给出了硬件整体构架以及算法逻辑,并针对FPGA速度与面积优化的问题,完成了控制逻辑的流水线设计。最后采用Verilog HDL对设计进行了描述,利用Ncverilog对模块进行了仿真,给出了基于Synplify Pro 8.2.1的实现方案。结果表明,该设计较好地实现了图像动态范围压缩,其硬件实现构架是行之有效的。     

各向异性加权先验模型MAP投影域降噪

低剂量计算机断层扫描技术（Low-Dose Computed Tomography,LDCT）降低了X射线对人体的辐射,但射线剂量降低造成重建图像中存在严重的伪影和噪声,对临床医学诊断有很大干扰。针对此问题,提出一种改进的各向异性加权先验模型的最大后验（Maximum A Posteriori,MAP）投影域降噪算法。该算法考虑到直觉模糊熵能够有效区分平滑区域和边缘细节区域,将其与传统的各向异性扩散系数相结合,构造了一种新的扩散系数,并采用局部方差实现其自适应调节;最后将该扩散系数融合于基于Huber先验的MAP优化估计算法框架中,实现对投影数据不同区域进行不同强度的降噪处理。该算法分别采用数字骨盆模型、Shepp-Logan头模型和数字胸腔模型三种体模进行验证,并与滤波反投影重建算法（Filter Back Projection,FBP）、惩罚重加权最小二乘法（Penalized Reweighted Least-Squares,PRWLS）、各向异性加权先验正弦图平滑算法进行对比。实验结果表明,利用所提算法重建出的图像中伪影明显减少,同时较好地保持了图像的边缘和细节信息。三种体模的信噪比分别为20.502 0 dB、23.294 8 dB、21.018 4 dB,所需时间分别为49.50 s、49.60 s、8.59 s。     

TPC译码反馈在超宽带TR接收机中的应用

为了消除超宽带通信中数据辅助（DA）的平均发射参考（ATR）接收机的判决错误传播风险,提出加入FEC译码反馈机制,用译码判决输出来反馈更新相关模板的思路。比较选择出适合的Turbo乘积码（TPC）,据此形成了一种TPC译码反馈的改进DA-ATR接收机。对其性能进行了分析和多径信道仿真,结果表明：该接收机能有效消除上述风险,检测性能优于单纯TPC纠错的一般ATR接收机,约有1 dB信噪比增益优势。     

迫零干扰抵消的满分集四发射天线的STBC解码

众所周知,目前四发射天线上还没有满速率和满分集复杂空时分组码(STBC)。提出了一种四发射天线和n R接收天线上的简单准正交空时频分组码(QO-STFBC)的编码方案,其中每两个发射天线为一组,每组通过不同的子载波发射信号。接收方可由奇/偶索引傅里叶运算区分不同的组。在将接收天线上收到的不同信号重组之后,可用等效半速率正交STFBC(O-STFBC)进行解码。因此,在发射端和接收端分别都能获得满速率和满分集特性。仿真结果表明,QO-STFBC编码方案比其他方案具有更好的性能。在传输速率为2 bit/s/Hz,误码率为10-3的情况下,所提出方案的SNR增益分别是:2速分层Alamouti方案大约为4 dB,满速QO-STBC方案约为5 dB,半速O-STBC方案约为7 dB。     

32 nm CMOS工艺的单粒子多点翻转加固锁存器设计

随着集成电路工艺不断改进,电荷共享效应诱发的单粒子多点翻转已经成为影响芯片可靠性的重要因素.为此提出一种有效容忍单粒子多点翻转的加固锁存器:低功耗多点翻转加固锁存器(low power multiple node upset hardened latch,LPMNUHL).该锁存器基于单点翻转自恢复的双联互锁存储单元(dual interlocked storage cell,DICE),构建三模冗余容错机制,输出端级联“三中取二”表决器,可以有效地容忍单粒子多点翻转,表决输出正确逻辑值,不会出现高阻态,可以有效地屏蔽电路内部节点的软错误.该锁存器能够100%容忍三点翻转,四点翻转的容忍率高达90.30%.通过运用高速传输路径、时钟选通技术和钟控表决器,该锁存器有效地降低了功耗.32 nm工艺下SPICE仿真表明,与加固性能最好的三点翻转加固锁存器综合比较,LPMNUHL的延迟平均降低了40.16%,功耗平均降低了44.96%,功耗延迟积平均降低了65.40%,面积平均降低了34.60%,并且对电压/温度波动不敏感.