基于VerilogHDL的分频器的优化设计

基于整数和小数分频的实现原理,提出了整数和小数分频器的算法和结构,采用Verilog硬件描述语言优化设计了偶数、非50%占空比和50%占空比的奇数、半整数分频器,重点对任意小数分频器进行了设计优化.用LDV5.1进行了仿真,用Synplify Pro进行了基于ALTERA公司FPGA的综合,证明了其可行性.     

基于提花圆机硬件功能的FPGA的分频器研究与实现

在提花圆机选针器控制系统中,实现了一种基于FPGA的等占空比任意小数分频电路的设计.首先简要介绍了FPGA器件的特点和应用范围,讨论了一些常见整数分频的方法,最后介绍了一种基于FPGA的双模前置小数分频器的分频原理及电路设计,并用Verilog HDL编程,QUARTERSII6.0进行仿真.     

基于FPGA的等占空比的整数分频器设计

在复杂逻辑电路设计中,经常会需要多个不同频率的信号,因而系统本身的震荡源就不能满足设计的要求.本文给出了一种可以实现等占空比任意整数的分频方法,并以8分频和9分频为例,介绍了在QUARTUS软件下,利用VHDL硬件描述语言来设计分频器的方法.程序通过仿真和测试,实验结果符合设计要求.     

基于CPLD／FPGA的半整数分频器的设计

本文以分频比为2.5的半整数分频器的设计为例,介绍了在MAX＋plus Ⅱ开发软件下,利用VHDL硬件描述语言以及原理图的输入方式来实现半整数分频器的过程和方法。     

一种新的基于FPGA的小数分频器的参数化设计

介绍了一种改进的基于FPGA小数分频器的分频原理及电路设计，采用了模块化和参数化的设计方法，利用半整数和整数双模代替原有的整数双模来综合实现小数分频器，由该方案设计的小数分频器。在硬件成本几乎没有增加的情况下，抖动、理论同步周期、最大误差性能方面都有所提高，因此可以广泛应用于数字电路的系统设计中。     

一种任意比率电子齿轮分频器的实现方法

针对滚齿机数控系统电子齿轮箱的设计要求,提出了一种根据现场可编程门阵列和Bresenham算法的任意比率电子齿轮分频器的实现方法。该方法的实现原理是将计算机图形学上描绘由两点所决定的直线的算法应用到电子齿轮的脉冲频率分频上,采用硬件描述语言来实现电子齿轮分频。该方法对Bresenham算法进行了改进,将累计误差值和溢出斜率修改为整数,使算法只涉及整数的加减运算,因此更快捷、更可靠。软件仿真和实验结果表明,所提出的电子齿轮分频方法可使分频过程更为简便,不仅减少了硬件资源耗费,而且算法具有较强的实用性。     

一种可控分频器设计的新方法

本文提出了一种新的可控分频器设计方法一脉冲剔除法,采用该方法可以实现占空比50％的整数分频和近50％占空比的半整数分频．分频系数由控制端给定。文中给出了N=3时的分频电路设计,并时电路进行了仿真和测试,结果符合设计要求。     

半整数分频器的VHDL设计

介绍了VHDL语言的产生、特点和程序设计的基本语法结构 ,并以分频比为 2 .5的半整数分频器的设计为例 ,介绍了在MAX +plusⅡ 10 .0开发软件下 ,利用VHDL硬件描述语言设计数字逻辑电路的过程和方法     

2 GHz CMOS高速多模分频器的设计

为兼顾高速工作与多模分频应用,采用高速预分频电路与多模分频电路相结合的方式,提出了一种改进型的电流模型逻辑(CML)分频器.其中高速预分频电路由CML结构构成,多模分频电路利用相位切换结构和编程计数器共同实现.该分频器可在实现满摆幅输出的同时在更低的电源电压工作,从而消除了使用电平移位电路完成CML到互补金属氧化物半导体(CMOS)逻辑转换的需求.基于Chartered 0.18μm RFCMOS工艺流片完成了测试,分频器工作频率可达2GHz,工作电压为3.3V时功耗约为8.8mW.该高速多模分频器已成功应用于PLL型频率合成器.     

基于CPLD半整数分频器的设计

本设计是应用CPLD器件的特点和应用范围,利用VHDL硬件描述语言以及原理图的输入方式设计出占空比可调的半整数分频器,从而满足根据更改N值来实现不同分频系数分频器的设计要求.     

0.18μm CMOS高集成度可编程分频器的设计

采用标准0.18 μm CMOS工艺,提出了一种高集成度可编程分频器.该电路所采用技术的新颖之处在于：基于基本分频单元的特殊结构,对除2/除3单元级联式可编程分频器的关键模块进行改进,将普通的CML型锁存器集成为包含与门的锁存器,从而大大提高了电路的集成度,有效地降低了电路功耗,提升了整体电路速度,并使版图更紧凑.仿真结果表明,在1.8V电压、输入频率Fin=1 GHz的情况下,可实现任意整数且步长为1的分频比,相位噪声为-173.1 dBc/Hz@1 MHz,电路功耗仅为9 mW.     

一种通用的可编程双模分频器

提出了一种通用的可编程双模分频器,电路主要由3部分组成:9/8预分频器,8位可编程计数器和ΣΔ调制器构成。通过打开或者关断ΣΔ调制器的输出来实现分数和整数分频两种工作模式,仅用一个可编程计数器实现吞脉冲分频器的功能。9/8预分频器采用提高的TSPC动态触发器实现,而可编程分频器和调制器采用数字综合后布局布线的方法实现。基于SMIC0.18μm1.8V电源CMOS工艺的SpectreVerilog仿真表明:它能在分频比56-2047范围内工作,最大工作频率大于2GHz,消耗的电流小于4mA,适合应用在高性能的频率综合器中。     

一种通用的可编程双模分频器

提出了一种通用的可编程双模分频器,电路主要由3部分组成: 9/8预分频器,8位可编程计数器和ΣΔ调制器构成。通过打开或者关断ΣΔ调制器的输出来实现分数和整数分频两种工作模式,仅用一个可编程计数器实现吞脉冲分频器的功能。9/8预分频器采用提高的TSPC动态触发器实现,而可编程分频器和调制器采用数字综合后布局布线的方法实现。基于SMIC 0.18μm 1.8V 电源CMOS工艺的SpectreVerilog仿真表明：它能在分频比56-2 047范围内工作,最大工作频率大于2GHz,消耗的电流小于4mA,适合应用在高性能的频率综合器中。     

EDA技术在电子线路设计中的应用

本文介绍了EDA技术的特点及其发展趋势,并且采用EDA技术实现了一种整数分频的通用分频器。介绍了利用VerilogHDL硬件描述语言输入方式以及分频器电路的设计过程,并在QuartusⅡ环境下对该电路进行了仿真。     

基于CPLD半整数分频器的设计

本设计是应用CPLD器件的特点和应用范围,利用VHDL硬件描述语言以及原理图的输入方式设计出占空比可调的半整数分频器,从而满足根据更改N值来实现不同分频系数分频器的设计要求。     

一种宽锁定范围多模2/3/4/5分频LC注入锁定分频器（英文）

提出了一种工作于3.55-12.15 GHz的2/3/4/5分频的注入锁定分频器(ILFD).该分频器使用了一种新颖的多模分频模块来提高注入节点的阻抗,从而增强高阶谐波并在4种分频比之间进行切换,同时保证每种分频比都具有较宽的锁定范围.在注入功率为0 d Bm的测试条件下,2/3/4/5分频的锁定范围分别是29.1%、29.3%、29.5%和29.9%.该分频器基于0.18μm CMOS工艺实现.总芯片面积和核心芯片面积分别是0.98×1.34mm2和0.32×0.84 mm~2.该分频器供电电压1.5 V,功耗为15 mW.     

基于VHDL占空比可控的整数半整数分频器

在半整数分频器设计方法的基础上进行改进,采用VHDL硬件描述语言实现了占空比可控的整数半整数分频器.在QuartusП软件上测试结果表明了设计的正确性和可行性.     

一种通用分频器的设计与CPLD实现

提出了一种通用分频器的设计与采用CPLD实现的方法,该分频器有较强的通用性,使用方便,它只有一个控制信号即分频比,分频比大小没有限制、可调,无论分频比为奇数或者偶数时,其分频时钟都可实现均匀(即等占空比).给出了设计方案及其原理,提供了一个CPLD设计实例,使用了Verilog-HDL语言进行设计,并在MAX PLUS软件上进行了仿真,提供了仿真结果和占空比公式,仿真结果表明:这种分频器是可以实现的.     

MSI小数分频频率合成器的研制

本文介绍一种新型的MSI小数分频频率合成器。它采用最新的计数控制逻辑电路组成基本的数字频率合成器。然后插入小数分频新技术,使程序分频器分频比的小数位可扩展到任意多的位数,得到任意小的输出频率间隔。从而解决了单环数字频率合成器中高的鉴相频率和小的频率间隔之间的矛盾。本文讨论了相位噪声,从理论和实践都证明了小数分频的方案能提高边带抑制比和降低输出相位噪声。最后给出了实验结果。     

一种应用于全数字锁相环的小数分频器设计

文章针对宽带全数字锁相环(All-Digital Phase-Locked Loop,ADPLL)架构的频率综合器设计了一种适合的宽分频范围的小数分频器.由于经典的宽分频范围的小数分频器结构在边界处会发生失效,文章在分析其他解决方案的同时,提出了利用可变延时单元进行固定相位校准的解决方法.本设计的可变分频比分频器分频比范围为32~127,输入频率为1.8~3.7GHz,面积为0.46mm×0.24mm.测试结果显示,本设计有效地解决了经典宽分频范围的小数分频器结构在边界处会发生失效的问题.