基于改进滑动窗的Turbo译码算法研究

首先介绍LTE-A系统中Turbo编译码器的结构和译码原理,分析RADIX-4 Turbo译码算法。然后介绍Turbo译码的两种滑动窗算法,并提出一种性能损失较小的改进滑动窗算法。在此基础上,结合并行译码、RADIX-4 Turbo译码算法,提出一种适用于LTE-A系统的Turbo译码算法,并与目前主要的几种Turbo译码算法进行运算复杂度、存储开销方面的比较和性能仿真。比较和仿真结果表明所提出的Turbo译码算法在性能损失较小的同时具有低时延低存储的特性,能够满足LTE-A系统中高速Turbo译码的要求。     

DVB-T中Viterbi译码器的设计及FPGA实现

Viterbi作为一种最大似然译码算法广泛应用在数字地面视频广播中,但由于其较高算法复杂程度,对实现高速低功耗时延小且逻辑结构简单的译码器带来了挑战。首先为了实现高速的Vit-erbi译码器,ACSU采用全并行结构,度量值的溢出控制采用取模归一化方法,并简化比较器。其次为了实现低功耗时延小且控制逻辑简单的Viterbi译码器,SMU采用改进的前向追溯结构,只用一组单口的RAM实现译码输出。该译码器在Xilinx Virtex6上实现并验证通过,并具有较好的译码性能。     

高速数据传输中的LDPC码译码算法研究

在对LDPC码(低密度奇偶校验码)不同译码算法的原理进行深入研究的基础上,提出了一种改进型的最小和译码算法。通过分析不同译码算法的计算复杂度,验证不同算法的译码性能,表明改进最小和译码算法降低了运算复杂度,减少了平均迭代次数,改善了算法的收敛特性,是一种低运算量高性能的译码算法,有利于提高吞吐量,在高速数据传输上具有很大应用价值。     

高速modem的Viterbi译码及其实现

一、引言Viterbi 算法是一种有效的纠错译码算法,它具有显著的检错和纠错能力。但由于算法复杂、运算量大,长期以来很难应用于高速实时处理系统。近年来,随着微处理机技术的发展和数字信号处理技术的广泛应用,涌现出许多高速专用数字信号处理器,这些高速专用芯片的出现使Viterbi 译码用于高速实时处理系统的设想得以实现。在高速数据传输中,采用格状编码和Viterbi 译码相结合的技术可以在不降低传信率、不增加带宽的情况下有效地改善系统的误码性能。本文针对格状编码调制中采用Viterbi 译码时可能遇到的问题进行了分析,提出了解决方法并在此基础上提出一种用高速专用信号处理器TMS 32010实现9600 bit/s Modem 中的Viterbi 译码器的设计方案。同时进行了软、硬件设计。     

CCSDS系统中LDPC译码器的实现

针对CCSDS系统中低密度奇偶校验码(LDPC),提出了一种低复杂度高速并行译码器实现方法。该方法利用LDPC码校验矩阵的循环结构特性,在传统的和积译码算法(SPA)上做了改进,使得在迭代次数为8的情况下,译码性能与理论值基本一致。     

改进查找表译码算法在TPC中的应用研究

TPC(Turbo乘积码)是一种串行级联分组码,它采用简单的行列交织结构,不仅易于硬件实现,而且具有优异的纠错性能。为进一步降低TPC的译码延时,在研究TPC编译码原理的基础上,将改进查找表译码算法引入Chase算法,用于对测试序列的代数译码。以(31,21)BCH码作为TPC子码,仿真分析了TPC的译码性能,对测试序列分别采用传统的查找表算法和快速查找表算法后的TPC译码延时进行了比较。结果表明:相对传统的查找表译码算法,测试序列的代数译码采用新算法,可有效降低TPC的译码延时。     

MIMO-OFDM中基于KSDA和SQRD的联合检测算法

球形译码算法的检测性能最接近最大似然检测算法,但其计算复杂度仍然较高。为了在计算复杂度和系统性能之间取得良好折中,在研究标准球形译码的基础上,提出一种新的球形译码改进算法。新算法由快速球形译码与基于MMSE准则的SQRD算法构成。该算法在高信噪比时采用SQRD算法,低信噪比时采用KSDA算法。仿真结果表明,该算法在降低球形译码算法复杂度的同时获得了较好的系统性能。     

一种改进的二阶Reed-Muller译码算法

研究了一种改进的RM译码算法—改进的Sidel,nikov-Pershakov算法(简称SP算法),详细叙述了原始算法的原理以及改进算法的译码步骤,并对两种算法进行了仿真实现,对它们的译码性能和算法复杂度进行了比较。改进的译码算法复杂度略优于原始算法,而改进后的算法的译码性能明显优于原始算法。     

一种加速Turbo码译码实现的改进算法的研究

本文针对Turbo码在译码过程中复杂度相当大的缺点,提出了一种新的改进算法,通过对附加信息的门限判决而加快译码速度,从而降低了译码复杂度,提高了译码性能.此外,我们还给出了此门限值的理论确定方法.计算机模拟结果表明,采用所提出的改进算法与传统的最大后验概率译码算法相比,其译码性能和译码复杂度均有明显的改善.     

一种改进的无线光通信LDPC码译码算法

针对无线光通信中低密度奇偶校验码(LDPC)置信传播(BP)译码算法复杂度高及置信度振荡造成译码错误等缺点,基于对数BP算法提出了一种改进的译码算法。改进的译码算法在校验节点运算时,判断输入到校验节点消息的最小值与某个门限的大小,根据比较结果,分别用消息最小值或若干个最小值进行运算,在损失很少性能的情况下降低了运算复杂度;同时在比特节点采用振荡抵消处理运算,提高了算法的性能增益。最后在对数正态分布湍流信道模型下,分别对比特充分交织和交织深度为16的情况进行了仿真实验。仿真结果表明,改进的译码算法与BP算法相比,大幅度降低了计算复杂度,而且译码性能有一定的优势,收敛速度损失很少;而相对于最小和算法,改进的算法虽然译码复杂度有所增加,但误码率性能有明显的优势,并且收敛速度也优于最小和算法。因此,改进的译码算法是无线光通信中LDPC码译码算法复杂度和性能之间一个较好的折中处理方案。     

基于遗传算法的快速软判决译码

本文采用遗传算法实现快速软判决译码（ＧＳＤ）。将软判决译码问题转化为相应的组合优化问题,利用遗传算法固有的并行特性和启发式搜索能力,进行快速优化计算,完成快速软判决译码。该算法适合于并行的译码结构,能够在保持译码性能不变的同时,加快译码速度。模拟计算表明：算法的泽码性能和译码速度都比较好,具有较高的实用价值。     

LTE中卷积码的译码器设计与FPGA实现

基于长期演进（LTE）的Tail—biting卷积码,介绍了维特比译码算法,它是一种最优的卷积码译码算法。由于Tail—biting卷积码的循环特性,采用固定延迟译码的方法,降低了译码复杂度。通过使用全并行的结构及简单的回溯存储方法,设计了一个具有高速和低复杂度的固定延迟译码器。在FPGA上实现并验证,验证结果表明译码器的性能满足了LTE系统的要求。     

准循环LDPC码的两种典型快速译码算法研究

该文从译码速率、硬件实现的复杂度和误码率3个方面对比研究了两种典型的高速译码算法:Turbo型和积算法与并行加权比特翻转算法。以准循环LDPC码为对象,给出了Turbo型和积算法和并行加权比特翻转算法的实现时序、硬件复杂度以及误码率性能,其中,并行加权比特翻转算法的高效时序结构是首次给出的。计算机仿真结果表明,这两种算法都能够在迭代次数较少时取得良好的性能。     

一种BCH码的新型译码方法在TPS信息提取中的应用

针对DVB-T数字电视接收机中TPS信息提取使用的BCH(127,113,t=2)码的(67,53,t=2)缩短码提出了一种新的译码算法,并给出了DVB-T接收芯片中应用该译码算法的TPS信息提取模块的FPGA实现.该算法与传统的BCH译码算法相比,它可同时纠正随机和突发错误,提高纠错能力,并且具有译码速度块,硬件实现复杂度低等优点.     

用于图像传输的改进的LDPC码译码算法

为了改善改进的加权比特翻转(IWBF)算法的误比特率性能以及译码收敛速度,结合并行比特翻转算法的特性,提出了在IWBF算法的每次迭代中一次更新多个比特的标准,并将这种算法应用于图像传输中。仿真结果表明,改进的算法不但误码性能优于IWBF算法约0.5 dB,性能明显改善,译码收敛速度也大大提高,并能实现图像的快速高质量传输。     

一种新的基-4SOVA译码算法

SOVA (Soft Output Viterbi Algorithm)类算法因其译码时延远低于MAP类算法已成为Turbo码的实用译码算法,为了进一步减小译码延迟,提高译码速度,该文在简单分析基-4Max-Log-MAP算法的基础上,提出了一种新的基-4SOVA算法,并进行了完整的数学推导.该算法的关键是提出了一种新...     

Simplification of VLC Tables With Application to ML and MAP Decoding Algorithms

Many source coding standards (JPEG, H263+, H264), rely heavily on entropy coding with variable-length codes (VLC). However, bitstreams made of VLC-encoded data are particularly sensitive to transmission errors. Recent results tend to use knowledge of the VLC structure in order to perform an efficient decoding of the bitstream. These techniques use a trellis describing the structure of the VLC codebook and assume that some a priori information is available at decoder side. Significant improvements, compared with prefix decoding of bitstreams are achieved. However, the complexity of these techniques may become intractable when realistic VLC codebooks are considered. This paper presents an algorithm for compacting VLC tables. The codewords are grouped into a minimum number of classes. Decoding algorithms may then work on a reduced number of classes, instead of working on the whole set of codewords. A proof of optimality is provided for the VLC table-compaction algorithm. The algorithm is applied to the H263+ VLC codebook and merges the 204 codewords into 25 classes. The resulting compact tables are shown to be exactly equivalent to the initial ones when used with hard decoding algorithms. The properties of the associated soft decoding algorithms using these compact tables are also evaluated.     

超高速BCH码解码改进算法研究

为了满足高速光纤通信系统纠错编码(FEC)的要求,本文提出了一种简单的BCH码解码算法,省略了复杂的矩阵运算,除法运算,也避免了难以理解的迭代运算。其编译码速度快、效率高,并针对硬件特点做了一些优化,特别适合于硬件实现。同时,本文提出了并行算法,大大加快了编译码速度。利用可编程器件FPGA实现,仿真结果完全正确,且非常有效。该算法不仅可用于高速光纤通信系统中,也可以用于其他高速通信系统。     

基于FPGA的SFBC码译码算法实现

在分析空频分组码（SFBC）编译码算法的基础上,重点研究了译码算法的工程实现方法。为解决SFBC码译码器现场可编程门阵列（FPGA）实现时的复杂性高、占用资源多的问题,提出了一种基于FPGA的优化译码器结构和实现方案,有效减少了资源占有量,提高了处理速度,并在Xilinx的xc4vlx80芯片上实现了SFBC码译码器,通过时序仿真结果验证了译码结构的有效性和实用性。     

Gear-Shift Decoding

This paper considers a class of iterative message-passing decoders for low-density parity-check codes in which the decoder can choose its decoding rule from a set of decoding algorithms at each iteration. Each available decoding algorithm may have different per-iteration computation time and performance. With an appropriate choice of algorithm at each iteration, overall decoding latency can be reduced significantly, compared with standard decoding methods. Such a decoder is called a gear-shift decoder because it changes its decoding rule (shifts gears) in order to guarantee both convergence and maximum decoding speed (minimum decoding latency). Using extrinsic information transfer charts, the problem of finding the optimum (minimum decoding latency) gear-shift decoder is formulated as a computationally tractable dynamic program. The optimum gear-shift decoder is proved to have a decoding threshold equal to or better than the best decoding threshold among those of the available algorithms. In addition to speeding up software decoder implementations, gear-shift decoding can be applied to optimize a pipelined hardware decoder, minimizing hardware cost for a given decoder throughput.