FPGA配置过程监控系统设计

为了解决系统上电后FPGA应用程序配置失败的问题,设计了FPGA配置过程监控系统。深入分析了FPGA配置的工作流程,阐述了FPGA配置监控系统的核心监控电路、监控软件的设计思想、代码实现及仿真验证过程。最后,用MATLAB对实验数据进行分析处理,得出了FPGA器件的配置失败率和失败曲线以验证设计的可行性和优越性。实验结果表明:利用该系统可以使FPGA配置成功率达到100%,比传统设计方法的FPGA配置成功率提高了0.041%,满足了系统对FPGA配置应用程序成功率高、可靠性强的要求。应用结果显示,FPGA配置监控系统能及时监测出FPGA配置过程所出现的异常,判断分析出问题的根源,最终使FPGA应用程序在系统一次性上电后配置成功。     

基于SPI FLASH的FPGA多重配置

现代硬件设计规模逐渐增大,单个程序功能越来越复杂,当把多个功能复杂的程序集成到一个FPGA上实现时,由于各个程序的数据通路及所占用的资源可能冲突,使得FPGA控制模块的结构臃肿,影响了整个系统工作效率。通过FPGA的多重配置可以有效地精简控制结构的设计,同时可以用逻辑资源较少的FPGA器件实现需要很大资源才能实现的程序。以Virtex5系列开发板和配置存储器SPI FLASH为基础,从硬件电路和软件设计两个方面对多重配置进行分析,给出了多重配置实现的具体步骤,对实现复杂硬件设计工程有一定的参考价值。     

SRAM型FPGA的SEU故障注入系统设计

在研究SRAM型FPGA配置存储器物理结构及配置结构的基础上,发现对FPGA配置文件中的帧数据进行0/1翻转可以实现配置存储器的人为翻转,从而来仿真FPGA的SEU效应.基于部分重构技术设计了一种针对SRAM型FPGA的SEU故障注入系统,通过ICAP来实现部分重构,不需要额外的硬件开销.故障注入系统在XUP XC2VP30开发板上实现,通过对三个FPGA典型设计进行SEU敏感性分析,验证了所设计系统的有效性,并验证了三模冗余的加固效果.     

Virtex-Ⅱ系列FPGA的回读与部分重配置

介绍了基于SRAM的Virtex-Ⅱ系列FPGA试验样板的系统功能,实现了对XQ2V3000FPGA的回读与部分重配置,并给出了JTAG接口下的时序,最后分析了试验的结果。结果表明,FPGA回读可以有效地检测FPGA是否发生了单粒子翻转,而部分重配置可以有效地降低FPGA发生翻转的累积效应,并修复系统功能。     

基于DSP的FPGA动态配置技术

随着嵌入式系统设计的复杂化和功能的多样化,如何实现基于FPGA结构的系统动态配置十分重要。本文介绍了FPGA配置过程、配置模式、配置数据流格式等问题,同时介绍通过DSP实现对FPGA的动态配置的设计与接口电路实现。     

基于DSP的FPGA配置方法研究与实现

在数字电路中,FPGA＋DSP的系统结构应用日益广泛。为了减小此种结构的体积和降低成本,对FPGA采用了被动并行的配置方式。上电后,DSP首先完成自身程序的加载,之后充当配置FPGA的主处理器,从FLASH芯片中读取FPGA程序,按照配置时序完成FPGA的程序加载。在硬件设计上,创新性地采用了DSP,FPGA,FLASH共用数据总线的方式,当DSP从FLASH芯片中读取FPGA程序时,FPGA可以直接抓取出现在总线上数据来完成加载。实践证明,此种配置方法结构简洁,工作稳定,在一定程度上实现了小型化和低成本。     

一种基于FPGA的可配置硬件加速平台

本文介绍了一种基于FPGA的可配置硬件加速平台,该平台支持多种配置的方法加载FPGA代码,可以实现关键核心算法的加速,从而达到提升整个软件性能的目的。     

一种抗辐射加固FPGA 编程电路的设计与实现

本文介绍了抗辐射加固SOI-SRAM基FPGA编程电路的设计与实现。该电路完成FPGA配置数据的下载与回读。该编程电路采用编程点直接寻址的方式,相对典型的移位寄存器链寻址方式不仅能够节约面积开销而且可以提供更为灵活的配置选择。通过对本电路提出的部分配置控制寄存器的配置,该编程电路可以实现的最小配置单元仅包含1位数据,FPGA更为灵活的部分重配置功能得以方便实现。层次化的仿真策略,对关键路径的优化及精密的版图布局保证了该电路的性能。此外对编程点进行了抗辐射加固设计。该电路在基于0.5μm部分耗尽SOI工艺SRAM基的FPGA中实现。功能测试结果表明, 该编程电路成功实现FPGA配置数据的下载与回读,且抗辐照实验结果表明,抗总剂量水平超过1x105Krad(Si), 抗瞬态剂量率水平超过1.5x1011 rad(Si)/s,抗中子注入量水平达到1x1014 n/cm2。     

基于FPGA的动态可重构系统实现

介绍了Xilinx公司VirtexTMFPGA芯片的配置原理,采用模块化设计实现FPGA的动态部分重构,并设计出CPU加CPLD配置FPGA的硬件方案来实现可重构系统.FPGA采用Select MAP配置方式,实现配置逻辑的快速重构和动态部分重构.同时给出了可重构系统配置的软件流程,并计算出相应的重构时间.     

基于DSP的FPGA动态重构系统研究与设计

为了提高现场可编程门阵列（FPGA）的资源利用率,在介绍FPGA重构技术的原理和分类的基础上,讨论了Virtex-4系列FPGA的配置原理和动态重构的方法,并设计出数字信号处理器（DSP）配置FPGA的硬件方案来实现可重构系统。FPGA采用SelectMAP配置方式,实现配置逻辑的快速重构和局部动态重构,最后根据Virtex-4的配置流程和时序关系,给出了可重构系统配置的软件流程。经实验测试,该系统稳定可靠,可在1 s内完成5 Mbyte配置程序的动态重构。