基于Muller_C单元和DICE单元的抗辐照D触发器设计

随着工艺尺寸的缩减,单粒子翻转(SEU)和单粒子瞬态(SET)成为了深亚微米集成电路中备受关注的可靠性问题。本文基于Muller_C单元的静态电路和动态电路,设计了两种时域采样锁存器,并与DICE锁存器相结合,设计出了相应的既抗SEU又抗SET的D触发器(Dflip-flops,简称DFF)。通过三维TCAD混合模拟产生的SET,对两种D触发器版图后提取寄生参数的电路网表进行故障注入模拟,Hspice模拟的结果证明:两种DFF在有效抑制SEU的同时,还可以有效地抑制SET。与文献[1]中提出的既抗SEU又抗SET的DFF相比,本文中设计的DFF面积较小,500MHz下动态功耗和静态功耗均有所降低,其中一个DFF的建立时间优于文献[1]中的DFF。     

双立互锁单元单粒子效应加固方法研究

经典双立互锁单元主从型触发器存在由逆向驱动引起的单粒子翻转情况。为此,通过在主从两级之间插入缓冲器阻断反向驱动路径来解决该问题。对一款双立互锁加固芯片进行地面重粒子实验,实验结果显示,改进型双立互锁单元触发器不仅能消除单粒子功能中断,而且能减少单粒子翻转情况。     

一种交叉互联的高可靠锁存器

现阶段随着CMOS工艺特征尺寸的减小,电路中可能会发生单粒子翻转（Single Event Upset,SEU）的敏感节点之间的距离在不断减小,发生一颗高能粒子引起多个节点同时发生翻转的事件概率正逐渐上升。为了提高电路的可靠性,基于抗辐射加固设计方法,提出了一种能够容忍两个节点同时发生翻转的锁存器。该锁存器以双输入反相器(Double-input Inverter,DI )单元作为核心器件,并且在 DI 单元之间采用了交叉互联的连接方式,减少了器件个数的使用。与传统的具有容错能力的锁存器相比,所提出的结构不仅具有良好的抗双点翻转能力,而且在功耗、延迟以及功耗延迟积（Power Delay Product,PDP）方面都有很大的优势。该结构可靠性高、性能优良,在提高芯片的可靠性方面具有重要意义,有实用价值。     

基于双核锁步的多核处理器SEU加固方法

以单粒子翻转为代表的软错误是制约COTS器件空间应用的主要因素之一;为了满足空间应用对高集成卫星电子系统抗辐照防护的要求,提出了一种面向通用多核处理器的单粒子翻转加固方法,通过软件层面双核互检,在不额外增加硬件开销的前提下,充分提高了COTS器件的可靠性,具有良好的可移植性和较强的工程实用价值;进行软件故障注入实验,在程序执行的关键节点注入错误信息,验证该双核互检方法实用性;实验结果表明双核互锁方法可以100%检测出系统中产生的单粒子翻转,抗软错误能力满足应用需要。     

基于XC7V690T的在轨抗单粒子翻转系统设计

针对核心工业级SRAM型FPGA芯片XC7V690T抗辐照能力较弱、在轨运行期间存在较高单粒子翻转风险的问题,为了提高XC7V690T在轨抗单粒子翻转的能力及配置文件注数修改的灵活性,设计了一种基于XC7V690T的在轨抗单粒子翻转系统架构。其硬件架构主要由XC7V690T SRAM型FPGA芯片、AX500反熔丝型FPGA芯片以及多片FLASH组成;软件架构主要包括AX500反熔丝型FPGA对XC7V690T进行配置管理及监控管理,对XC7V690T进行在轨重构管理,XC7V690T通过调用内部SEM IP核实现对配置RAM资源的自主监控和维护。在轨实验结果表明,采用工业级SRAM型FPGA芯片XC7V690T的某航天器通信机在轨测试过程中成功进行了SEM纠错,通信机在轨工作正常,通信链路稳定,满足使用要求,表明该系统架构可以有效提升XC7V690T抗单粒子翻转能力,可以为其他SRAM型FPGA抗单粒子翻转设计提供借鉴与参考。     

飞行器FPGA检测点优化设置方法

,针对诱发宇宙空间环境下航空航天飞行器工作异常和故障的FPGA单粒子效应,分析了FPGA电路的特点,从空间和时间维度上,提出基于“运算单元 存储器/触发器”进行FPGA电路层次模块的划分;结合节点所在位置的重要性、节点与其它节点的关联程度以及节点本身的单粒子软错误翻转概率,提出了重要度分析模型,从而建立基于重要度排序的对测试点设置优化方法。测试实验表明,该方法是一种可行的检测点优化设置方法。     

65nm工艺下单粒子加固锁存器设计

随着工艺尺寸的缩减,单粒子引发的软错误成为威胁电路可靠性的重要原因.基于SMIC 65 nm CMOS工艺,提出一种单粒子加固锁存器设计.首先针对单粒子翻转,使用具有状态保持功能的C单元,并且级联成两级;然后针对单粒子瞬态,将延迟单元嵌入在锁存器内部并与级联C单元构成时间冗余;最后选择基于施密特触发器的电路作为延迟单元.实验结果表明,相比已有的加固设计,该锁存器不存在共模故障敏感节点,还能容忍时钟电路中的单粒子瞬态;版图面积、功耗和时钟电路功耗分别平均下降30.58%,44.53%和26.51%;且该锁存器的功耗对工艺、供电电压和温度的波动不敏感.     

星载设备抗单粒子效应的设计技术初探

本文探讨了现代星载设备研制过程中遇到的抗辐射设计问题之一，即抗单粒子效应的设计问题，首先简单介绍高能粒子引起的单粒子效应－－单粒子翻转和单粒子锁定，在此基础上分别探讨了星载设备抗ＳＥＬ和抗ＳＥＵ的设计方法。     

基于Multisim软件的触发器仿真实验

RS触发器的电路简单,是构成各种集成触发器的基础电路。首先详细介绍了基本RS触发器的2种设计方法,并进行了比较分析。然后介绍由基本RS触发器设计的同步RS触发器和同步D触发器。最后介绍采用同步D触发器设计的边沿D触发器。采用Multisim软件分别对基本RS触发器、同步RS触发器、同步D触发器和边沿D触发器进行仿真,对仿真结果进行分析。通过Multisim软件进行仿真,有助于学生深入理解触发器的基本原理。     

抗单粒子翻转的低功耗锁存器设计

随着CMOS工艺缩减至纳米尺寸,锁存器对空间辐射环境中高能粒子引起的软错误越发敏感.为缓解软错误对锁存器电路的影响,提出一种基于45 nm CMOS工艺的单粒子翻转自恢复的低功耗锁存器.该锁存器使用3个C单元构成内部互锁的结构,每个C单元的输出节点的状态由另2个C单元的输出节点决定;任意C单元的输出节点发生单粒子翻转后,该锁存器将通过内部互锁的反馈路径将翻转节点恢复正确;在瞬态脉冲消散后没有节点处于高阻态,提出的锁存器适用于采用了时钟门控技术的低功耗电路.大量的SPICE仿真结果表明,与已有的加固锁存器相比,文中提出的锁存器在延时、功耗、面积开销和软错误加固能力上取得了良好的平衡,平均节省57.53%的面积-功耗-延时积开销;详尽的蒙特卡洛仿真实验表明,该锁存器对工艺、供电电压和温度的波动不敏感.     

基于低复杂度编译码的数据流错误纠错方法

针对单粒子翻转可能带来的数据流错误,设计一种改进的数据流错误纠错方法。利用线性分组码的相关理论,分析常用数据流容错方法的容错能力,从线性分组码的编译码原理出发给出一种低复杂度编译码算法,基于该编码的容错方法能够以较少的开销纠正单粒子翻转造成的单比特数据错误。实验结果表明,该方法能够有效纠正单粒子翻转造成的数据错误,与常用的纠检错方法相比,具有较优的纠错性能和较少的容错开销。     

一种基于FPGA的MRAM单粒子效应分析系统

基于FPGA设计了一套MRAM单粒子效应分析系统。该系统分为主控板和测试板,采用了可替换的测试板设计,能兼容不同封装的MRAM器件,通过FPGA主控程序和labVIEW上位机监测程序,能实时监测MRAM器件的单粒子效应,包括单粒子锁定、瞬态和翻转。此外,该系统与MRAM的单粒子效应分析流程紧密结合,可进一步定位MRAM器件的单粒子失效模式。经验证,单粒子系统能有效检测和分析MRAM的单粒子效应。     

基于简化电阻电容电路的单粒子效应应用研究

随着器件尺寸缩小至纳米级,微观粒子对半导体器件的影响变得越来越明显。器件可靠性的研究近年来逐渐引起了人们的重视,开展了很多相关研究。以研究单粒子翻转效应为核心,在传统混合仿真的基础上,采用简化RC电路模型对简化电路的应用进行研究,总结了电阻和电容值变化对等效电路中敏感节点处电学特性变化的规律,探究了使用Id Vd曲线判断单粒子翻转的准确性,提出了在研究临位翻转时,通过单次实验即可有效预测临位翻转情况的方法。根据实验所得的电压电流曲线图形特点对它们进行分类,从而判断临位翻转。通过模拟实验与预测结果比对,两者的结果相符,预测有较高准确性。     

单粒子四点翻转自恢复加固锁存器设计

为了容忍日益严重的单粒子多点翻转,提出了一种能够容忍单粒子四点翻转的加固锁存器——QNURL(quadruple node upset recovery latch).该锁存器包含40个同构的双输入反相器,形成5×8的阵列结构,构建了多级过滤的容错机制.通过有效地利用双输入反相器的单粒子过滤特性,当任意4个内部状态节点同时发生翻转时,都可以被多级过滤机制消除,自动恢复到正确值. PTM 32 nm工艺下的仿真结果表明,与现有的4种单粒子多点翻转加固锁存器综合比较,该锁存器的单粒子四点翻转自恢复比率高达100%,延迟平均降低了86.02%,功耗延迟积(powerdelayproduct,PDP)平均降低了78.94%,功耗平均增加了59.09%,面积平均增加了4.63%.文章最后对结构进行了衍生,提出了容忍N点翻转的(N (10)1)'2N结构框架.     

一种矿用硬件CAN总线中继器设计

针对煤矿现场设备因节点多、距离长而需要对CAN总线信号进行中继放大的要求,以及常用的软件CAN总线中继器存在数据帧延时、丢帧、功耗大、速率无法自适应等问题,设计了一种矿用硬件CAN总线中继器。该中继器主要由D触发器、异或门和CAN收发器组成,其中D触发器用于控制电平信号传输,异或门用于产生D触发器翻转所需的脉冲信号,CAN收发器将数据接入CAN总线网络,从而实现CAN总线信号透明传输。仿真及试验结果表明,矿用硬件CAN总线中继器能准确传输CAN数据帧,有效提高总线电平,改善信号质量,提高通信距离。与软件CAN总线中继器相比,该中继器具有功耗低、延时小、不丢帧、速率自适应等优点,适用于煤炭工业领域对数据帧延时、功耗等要求较高的CAN总线网络。     

数字集成电路初阶（十六）

实验五 T触发器 T触发器具有翻转开关的作用,冠其翻转开关(Toggle Switch)英文字头T,称之为T触发器。如果把J-K触发器中的J与K端相连,就构成了具有一个控制端的受控翻转触发器,叫做T触发器。如果把T触发器的控制端接V_(DD),也就是J-K触发器J、K两端皆为“1”时,T触发器就失去了控制作用,变换成没有控制端的T触发器。     

一种数字电路单粒子翻转测试方法

为提高航天器系统设计的可靠性，避免单粒子效应对航天器系统造成损坏，在单粒子翻转经典测试方法"黄金芯片比较法"的基础上，设计一种硬件实现的测试方法。方法通过对输出高低电平相关区域的重新取舍，采用合适芯片从硬件上实现数据选择器、锁存器与数值比较器的功能优化，并进行FPGA移植，以解决经典方法在电平翻转时出现误判的问题。同时也详细阐述了移植FPGA过程中的器件选取与程序设计。实际测试表明，改进后的测试方法获得了良好的抗干扰性，为单粒子效应模拟试验提供有效的支持。     

一种FPGA抗辐射布线算法设计

随着集成密度的增大以及工作电压的降低,基于SRAM的FPGA芯片更加容易受到单粒子翻转的影响。提出了一种基于通用布局布线工具VPR的抗辐射布线算法,通过改变相关布线资源节点的成本函数,来减少因单粒子翻转引起的桥接错误,并与VPR比较下板测试结果。实验结果表明,该布线算法可以使芯片的容错性能提升20%左右,并且不需要增加额外的硬件资源或引入电路冗余。     

SRAM型FPGA单粒子辐照试验系统技术研究

单粒子辐射效应严重制约FPGA的空间应用,为提高FPGA在辐射环境中的可靠性,深入研究抗辐射加固FPGA单粒子效应评估方法,设计优化单粒子效应评估方案,开发相应的评估系统,提出基于SRAM时序修正的码流存储比较技术和基于SelectMAP端口配置回读技术。借助国内高能量大注量率的辐照试验环境,完成FPGA单粒子翻转（SEU）、单粒子闩锁（SEL）和单粒子功能中断（SEFI）等单粒子效应的检测,试验结果表明,该方法可以科学有效地对SRAM型FPGA抗单粒子辐射性能进行评估。     

航天用SRAM型FPGA定时刷新控制电路应用研究

为解决SRAM型FPGA在空间环境应用中单粒子翻转的问题,提出一种基于我国自主研制的定时刷新芯片（BSV2）的硬件设计方法。介绍了定时刷新器件BSV2及其基本刷新原理,同时以XC2V3000为例设计了刷新器件的典型应用电路,并对刷新的时序及有效性进行了测试验证。测试结果表明,定时刷新器件可以有效修复SRAM型FPGA的单粒子翻转及单粒子翻转造成的功能中断,提高了产品的可靠性。