2.5Gb/s Ga As MESFET定时判决电路

设计了 2 .5 Gb/ s光纤通信用耗尽型 Ga As MESFET定时判决电路 .通过 SPICE模拟表明恢复的时钟频率达2 .5 GHz,判决电路传输速率达 2 .5 Gb/ s.实验证明经时钟信号抽样后判决电路可产生正确的数字信号 ,传输速率达 2 .5 Gb/ s     

2.5Gb/s/ch 0.18μm CMOS数据恢复电路

设计了一个应用于SFI-5接口的2.5Gb/s/ch数据恢复电路.应用一个延迟锁相环,将数据的眼图中心调整为与参考时钟的上升沿对准,因而同步了并行恢复数据,并降低了误码率.采用TSMC标准的0.18μm CMOS工艺制作了一个单通道的2.5Gb/s/ch数据恢复电路,其面积为0.46mm2.输入231-1伪随机序列,恢复出2.5Gb/s数据的均方抖动为3.3ps.在误码率为10-12的条件下,电路的灵敏度小于20mV.     

2.5Gb/s 0.18μm CMOS时钟数据恢复电路

采用TSMC公司标准的0.18μm CMOS工艺,设计并实现了一个全集成的2.5Gb/s时钟数据恢复电路.时钟恢复由一个锁相环实现.通过使用一个动态的鉴频鉴相器,优化了相位噪声性能.恢复出2.5GHz时钟信号的均方抖动为2.4ps,单边带相位噪声在10kHz频偏处为-111dBc/Hz.恢复出2.5Gb/s数据的均方抖动为3.3ps.芯片的功耗仅为120mW.     

2.5Gb/s/ch 0.18μm CMOS数据恢复电路

设计了一个应用于SFI-5接口的2.5Gb/s/ch数据恢复电路.应用一个延迟锁相环,将数据的眼图中心调整为与参考时钟的上升沿对准,因而同步了并行恢复数据,并降低了误码率.采用TSMC标准的0.18μm CMOS工艺制作了一个单通道的2.5Gb/s/ch数据恢复电路,其面积为0.46mm^2.输入231-1伪随机序列,恢复出2.5Gb/s数据的均方抖动为3.3ps.在误码率为10-12的条件下,电路的灵敏度小于20mV.     

0.18 μm CMOS 10 Gb/s光接收机的单片集成数据再生电路

利用TSMC 0.18 μm CMOS工艺设计的,应用于光纤传输系统SDH STM-64速率级(10 Gb/s)的单片光接收机.该接收机包括限幅放大器、时钟恢复、数据判决电路.后仿真可工作在10 Gb/s速率上.该电路采用1.8 V电源电压,功耗500 mW,50 Ω负载上单端输出.摆幅340 mV,芯片面积1.968 mm×1.135 mm.     

2.5 Gbit/s光接收机电路的全集成

提供了应用于光纤传输系统同步数字体系(SDH)STM-16级别(2.5 Gb it/s)的全集成光接收机电路的设计。采用TSMC 0.25μm CMOS工艺进行流片。芯片对应于5μA的2.5 Gb it/s的PRBS输入码流(231-1),可恢复出一路1.25 GHz时钟,同时将2.5 Gb it/s的PRBS数据分接成4路625 Mb it/s数据,输出的时钟与数据均为标准的400 mV的PCML电平。芯片面积为1.04 mm×0.97 mm,电源电压为3.3 V时功耗为850 mW。     

基于LVDS的高速数据交换引擎IP核设计

设计了一种基于LVDS的高速数据交换引擎IP核,并详细阐述了在FPGA上的实现原理和关键设计.该IP核能广泛适用于低速、高速FPGA中,测试结果表明,IP核的逻辑功能正确,可适应从spartan3A器件上时钟频率150MHz,300Mb/s数据传输速率(1位模式,4位模式下达到1.2Gb/s),到Virtex6器件上时钟频率500MHz,1Gb/s数据传输速率(1位模式,4位模式下达到4Gb/s).     

超高速单电源GaAs判决再生电路

设计并模拟分析了光纤通信用超高速单电源 Ga As判决再生电路 ,采用非掺 SI Ga As衬底直接离子注入、1μm耗尽型 Ga As MESFET、平面电路工艺研制出单片 Ga As判决再生电路。实验测试结果表明 ,该电路可对输入信号进行正确的“0”、“1”判决 ,并经时钟抽样后 ,输出正确的数字信号 ,传输速率可达 2 .8Gbit/s,可用于覆盖 2 .5Gbit/s系列光通信系统     

2.5Gbps/ch两通道并行时钟数据恢复电路

采用TSMC公司标准的0.18μm CMOS工艺,结合锁相环和延迟锁相环技术,设计并制作了一个全集成的2.5Gbps/ch并行时钟数据恢复电路.与传统并行数据恢复电路相比,该电路不需要本地参考时钟,并且恢复出的并行数据是位同步的.输入2路并行的231-1 PRBS数据,恢复出的2.5GHz时钟的均方抖动值为2.6ps,恢复出的两路2.5Gb/s数据的均方抖动值分别为3.3ps和3.4ps.     

2.5Gbps/ch两通道并行时钟数据恢复电路

采用TSMC公司标准的0.18μm CMOS工艺,结合锁相环和延迟锁相环技术,设计并制作了一个全集成的2.5Gbps/ch并行时钟数据恢复电路.与传统并行数据恢复电路相比,该电路不需要本地参考时钟,并且恢复出的并行数据是位同步的.输入2路并行的231-1 PRBS数据,恢复出的2.5GHz时钟的均方抖动值为2.6ps,恢复出的两路2.5Gb/s数据的均方抖动值分别为3.3ps和3.4ps.