快速浮点除法运算及其在单片机上的实现

给出了一种在单片机上快速实现浮点除法运算的方法．该方法通过存储除数与2^0，2^-1，2^-2，…的临时乘积，能有效减少除法运算过程中的移位操作．理论分析及实验结果表明，该方法可以提高运算速度及算法的效率，这对浮点除法运算的软硬件实现有指导作用。     

一种并行结构有符号乘累加器的设计

本文采用补码分布式算法,简化了有符号数、无符号数以及混合符号数的乘加减运算,通过改进累加器树结构、全加器逻辑电路,设计了一种新型乘累加器结构。通过Altera公司的EP1C3T144C8实现了该乘累加器6个9位有符号操作数的乘累加运算的功能和时序仿真,结果证明了该算法的有效性。该设计解决了常规DA分布式算法系数不能更新和占用大量RAM资源的缺点,可以应用到数字滤波器设计中,也可以作为快速的运算单元应用到DSP数字信号处理器中。     

提高基于不恢复余数除算法的除法阵列速度

提出一种提高基于不恢复余数除算法的除法阵列速度的方法。当余数为０时,该方法可以使除法阵列的平均速度提高一倍,这种除法阵列在异步控制的并行环境中有应用价值。     

提高基于不恢复余数除算法的除法阵列速度

提出一种提高基于不恢复余数除算法的除法阵列速度的方法．当余数为０时,该方法可以使除法阵列的平均速度提高一倍．这种除法阵列在异步控制的并行环境中有应用价值．     

应用于二进制除法位数扩展Ⅳ阶预测-校正迭代算法

提出了一种扩展二进制除法位数的Ⅳ阶预测．校正迭代算法．该算法每次迭代将除数位长一分为二，直到除数位长与基本除法位长相同．相应地商分前后两步求出，每步中除数高半数位作为除法运算的除数预测商值，低半数位和部分余数形成部分积校正预测值．理论分析并论证了调整值集合为[0，-1，-2]，给出了32位以内的各次校正概率曲线图．实验结果表明，本算法与比较除法相比，计算效率可提高3到10倍（取决于基本除法的位长）．本算法能得到准确余数，符合IEEE浮点数的舍入规范．     

随机生成候选因子集的逐步回归原型匹配算法

为实现符号回归，将逐步回归技术引入了一种基于逐步回归技术的符号回归算法，通过恰当组织基函数库，可以发现为数众多的符号函数，该算法效率较高，且可用于样本数据中含有较大随机噪声的场合。根据该算法开发的符号回归程序，可用于符号微积分，函数方程求解和科学定律的实验发现等智能发现任务。     

基于多目标优化的符号网络社区检测算法

符号网络可以描述实体之间的多种关系,对符号网络中的社团检测可以挖掘出其中的有效信息.同时考虑连接密度和连接符号,将社团发现问题建模为一个多目标优化问题,基于MOEA/D框架,提出一种改进的符号网络社团发现算法,设计了基于字符串的编码方式、预分区策略、交叉合并策略、变异方式等.实验结果表明,本算法可以有效检测出社团结构.     

面向USB应用的CRC编解码电路的设计与实现

文章在介绍CRC算法原理的基础上,根据除法原理的模2法则构造出通用的CRC编码电路。然后在USB环境应用特点的基础上给出了适用于USB应用的CRC电路结构,以及相应的Verilog-HDL描述。该设计可以用具体电路实现,也可以以IP软核的形式嵌入到其它USB设计中。讨论分析的思路和实现方法不仅对USB应用有意义,而且对其它数据传输电路结构(如CAN总线)也有一定的参考价值。     

引入加权系数的OFDM同步算法研究

提出了一种改进的OFDM联合时间频率时域快速同步算法,通过引入加权系数,本算法使用一个OFDM符号长度的训练符号,就可以在时域很好的完成AWGN信道下OFDM通信系统的同步．该算法具有较高的定时同步精度和较快的同步速度．同时,对通过引入加权系数后可以灵活设计训练符号结构的算法进行研究．通过理论分析和仿真得出结论,在多径衰落信道下,加权系数的使用必须满足一定条件,才不会影响频偏估计性能．     

有限域GF(2~n)的一种除法运算算法

从有限域GF(2n)的构造出发,论述了其算术运算的原理和方法,着重论述了求逆元运算和除法运算.在此基础上论述了基于高斯消元法的除法运算算法,给出了算法的具体实现过程,得出了仿真计算的结果.     

基于FPGA的快速浮点除法器IP核的实现

利用Altera的Quartus II软件开发平台在FPGA上实现了快速浮点除法器IP核的设计.该IP核的算法采用存储运算过程中的一些乘积项,有效地减少了除法运算过程中的移位操作,提高了浮点除法的运算速度及算法的效率.同时,基于FPGA的浮点除法器IP核具有很好的可移植性和复用性,适合应用到各种嵌入式和通用处理器中,从而提高复杂数字系统的设计效率,具有广泛的推广应用价值.     

基于TMS320LF2407A的32位除法算法研究

由于TMS320LF2407A数字信号处理器芯片的定点特性,没有提供除法运算指令,而实际工程中无法避免除法运算需求。根据移位指令和减法指令,本文提出了32位除法的算法原理,并给出了该原理的流程图,然后通过实验证明,该算法是正确的和有效的。     

Euclides除法的矩阵表示算法

利用变换的方法给出了一种可以一次性求出任意有限个不全为零的一元多项式的最大公因式的计算方法，该算法将Ｅｕｃｌｉｄｅｓ辗转除法进行了推广，且适于计算两个以上的不全为零的一元多项式的最大公因式。     

一种变步长符号梯度脉冲噪声对消算法

针对最小均方误差(least mean square,LMS)自适应噪声对消器在脉冲噪声干扰条件下实现噪声对消失效的问题,提出了一种变步长符号梯度最小均方误差(variable step size sign LMS,VSSLMS)脉冲噪声对消算法?VSSLMS算法利用符号函数对误差信号?参考噪声信号取符号运算构成符号梯度? 符号算子的量化操作可以抑制脉冲噪声对自适应算法的影响,为进一步提高VSSLMS脉冲噪声对消性能,采用误差功率归一化准则设计步长控制函数,给出了一种变步长算法,该算法能减小由于符号算子引入的量化误差对收敛速度和收敛精度的影响?利用计算机仿真把提出的VSSLMS脉冲噪声对消算法与改进的归一化LMP算法(MNLMP)进行了比较,结果表明,VSSLMS算法具有更快的收敛速度,同时具有与MNLMP算法相近的稳态剩余误差?因此,VSSLMS算法在脉冲噪声对消中具有实际应用价值?     

汇编语言中求解任意十进制整数除法的一个算法

研究了任意两个十进制整数除法的汇编语言实现问题，给出了算法思想、程序流程及部分程序源代码．通过对相关数据进行测试，验证了算法的正确性和有效性．     

应用于二进制除法位数扩展N阶预测-校正迭代算法

提出了一种扩展二进制除法位数的N阶预测-校正迭代算法.该算法每次迭代将除数位长一分为二,直到除数位长与基本除法位长相同.相应地商分前后两步求出,每步中除数高半数位作为除法运算的除数预测商值,低半数位和部分余数形成部分积校正预测值.理论分析并论证了调整值集合为|0,-1,-2|,给出了32位以内的各次校正概率曲线图.实验结果表明,本算法与比较除法相比,计算效率可提高3到10倍(取决于基本除法的位长).本算法能得到准确余数,符合IEEE浮点数的舍入规范.     

轮胎文字符号程序化设计

针对通用CAD系统中没有轮胎文字符号专用设计工具、文字符号设计过程繁琐、设计效率低等问题,研究了文字符号程序化设计方法。分析其加工特点,提出最小工艺间距的概念,建立最小工艺间距计算公式;提出辅助测量圆的概念,以帮助设计人员直观判断刀具能否通过相邻文字符号;建立文字符号轮廓曲线特征提取算法;建立文字符号关系特征辨别算法,实现文字符号轮廓曲线程序化判定等操作。基于AutoCAD2014二次开发接口ObjectARX,开发相应的插件,实现文字符号从直线到圆弧、从圆弧到圆弧之间的程序化位置调整、间距调整和间隔调整。该方法提高了文字符号设计效率和设计质量。     

用进位存储加法器快速实现串行乘除法和平方根计算

为适应嵌入式低功耗微处理器的应用，提出了可同时实现浮点乘除法和平方根计算宏模块（MDS）的同步串行实现方式。乘法计算采用Booth算法迭代，除法与平方根计算的实现采用基4SRT算法，在迭代中共用商位查询表，可同步实现部分冗余结果向非冗余二进制的转换。为加快迭代的速度，摒弃了进位传递加法器（CPA），而采用进位存储加法器（CSA）来实现迭代中的加法运算。宏模块设计控制逻辑简单，资源面积占用少，迭代时间短，经可编程逻辑器件验证，速度可提高1倍以上。在此基础上，提出了对除法和平方根计算异步自定时实现方式的改进方案，该实现方式不仅易于版图布线，而且大大降低了瞬态功耗。     

大数混合基表示及其基本运算

将大数采用混合基表示，对大数的加法，减法与比较运算给出相应的算法，并对加法机器上的乘法，除法，模运算以及求最大公因子的算法进行了移植。     

一种QAM符号定时算法

针对目前从频域实现的锁相环提取同步信息的算法结构复杂的状态,提出一种在时域实现的正交幅度调制(QAM)符号定时方案:基于最大平均功率算法实现符号定时同步.通过对该算法的仿真研究,得到符号定时同步的FPGA实现方法,最后用Verilog HDL语言参数化设计方法实现符号定时同步模块的设计.对于QAM系统,利用该算法不需专门设计同步头即可为正确解调提供稳定可靠的符号定时同步信息.经实际验证,该算法稳定性很好,并且只在时域处理,省去了FFT变换,方便FPGA实现.